在FPGA中實現(xiàn)嵌入式邏輯分析儀的系統(tǒng)開發(fā)與調(diào)試應(yīng)用

隨著邏輯設(shè)計復(fù)雜性的不斷增加，在計算機上以軟件方式的仿真測試變得更加耗費時間，而不斷需要重復(fù)進行的硬件系統(tǒng)的測試同樣變得更為困難。為了解決這些問題，設(shè)計者可以將一種高效的硬件測試手段和傳統(tǒng)的系統(tǒng)測試方法相結(jié)合來完成，這就是嵌入式邏輯分析儀的使用。它主要用于分析數(shù)字系統(tǒng)的檢測和故障診斷問題，是數(shù)據(jù)域測試中一種非常有效的測試方法。它可以隨設(shè)計文件一并下載于目標芯片中，用以捕捉設(shè)計者感興趣的目標芯片內(nèi)部信號節(jié)點處的信號，而不影響原硬件系統(tǒng)的正常工作。本文介紹Signal Tap II邏輯分析儀的基本用法及其在FPGA中一個典型的應(yīng)用實例。

1 Signal Tap II基本用法

嵌入式邏輯分析儀Signal Tap II在對系統(tǒng)硬件模塊進行監(jiān)測時，是將測得的樣本數(shù)據(jù)暫存于目標器件的RAM中，然后通過器件的JTAG端口和Byte Blaster II下載線一起將樣本數(shù)據(jù)信息傳出并送入計算機進行數(shù)據(jù)分析。Signal Tap II允許對設(shè)計中所有層次模塊的信號進行監(jiān)測，可以使用多時鐘驅(qū)動，還能通過設(shè)置用以確定前后觸發(fā)信號信息的比例。其使用方法步驟如下：

（1）打開Signal Tap II編輯窗。選擇Tool中的Signal Tap Logic Analyzer項，或者選擇File中的New項，在New窗口中選擇Other Files中的Signal Tap II File，單擊OK按鈕，即出現(xiàn)圖1所示編輯窗。

（2）調(diào)入待測信號。注意在調(diào)入信號前需給該信號組取名，可通過Instance欄內(nèi)的Auto Signal Tap_0處單擊即可。其次，調(diào)入待測信號，在Instance欄的下欄空白處雙擊即可，如圖2所示。在窗口中，點擊List，在Nodes Found中就出現(xiàn)所有的待測信號，選擇所要測量的信號，點擊OK就完成了。在調(diào)用信號時，不要過多的調(diào)用沒有實際意義的信號，這樣會導(dǎo)致芯片資源的浪費。

（3）相關(guān)參數(shù)設(shè)置。參數(shù)的設(shè)置正確與否是使用Signal Tap II的關(guān)鍵。從前面我們已經(jīng)知道，Signal Tap II將采樣的樣本存于RAM中，參數(shù)設(shè)置就是設(shè)定采樣的特征信息和采樣數(shù)據(jù)樣本的大小等參數(shù)，采樣的特征信息包括采樣時鐘的采樣的速度、觸發(fā)形式和采樣的深度，即采樣樣本存放于RAM中的點數(shù)以及RAM的大小等相關(guān)設(shè)置。參數(shù)設(shè)置過程如下，首先，在圖1的Signal欄中，點擊Clock即可設(shè)置采樣時鐘。采樣時鐘的快慢影響我們所觀察的信號的質(zhì)量，所以要靈活、合理選擇。采樣時鐘不是越快越好，當我們要觀察一些慢速信號或干擾信號的時候，太快就適得其反。其次，設(shè)置采樣深度。采樣深度越深我們觀察到的點數(shù)就越多，當然是越多越好，但是由于受RAM的大小限制，我們設(shè)置的采樣深度不可能太深。特別是在采樣信號比較多的時候，我們要綜合考慮這些因數(shù)，設(shè)置我們的采樣深度，以免發(fā)生RAM不夠用的情況。再次，根據(jù)待測信號的要求，在Buffer Acquisition Mode框的Circulate欄設(shè)置采樣起始觸發(fā)位置。最后，設(shè)置觸發(fā)條件，在Trigger中用于選擇出發(fā)級數(shù)，如兩級觸發(fā)，就要在兩個觸發(fā)條件都滿足的條件下才能得到觸發(fā)；在下面的Trigger框中選擇觸發(fā)信號和觸發(fā)形式，觸發(fā)形式有上升沿、下降沿等觸發(fā)供選擇，當選擇的觸發(fā)信號滿足了所設(shè)置的觸發(fā)形式的時候，就開始采樣。

（4）保存。在完成以上的步驟之后，點擊保存，出現(xiàn)“Do you want to enable Signal Tap II…”，選擇“是”就表示再次編譯的時候?qū)ignal Tap II與工程捆綁在一起綜合，并通過下載適配器一起下載到FPGA芯片中去。如果選擇了否，可以在菜單Assignment中的Setting項，Category欄中選擇Signal Tap Logic Analyzer，在彈出的窗口中的右面，選中Enable Signal Tap Logic Analyzer，單擊OK即可。在全部測試完成的時候，應(yīng)從芯片中去掉Signal Tap II，方法如上所述。

（5）觀看結(jié)果。保存好了之后，就可以下載到FPGA芯片里面去了。下載方法與普通下載方法一致，這里不在詳述。再在圖1的JTAG Chain中設(shè)置好硬件連接及相關(guān)的SOF文件，最后點擊Instance右邊第二個自動分析按鈕就可以啟動Signal Tap II來觀看樣本數(shù)據(jù)。

2 實例應(yīng)用

這里設(shè)計一個正弦信號發(fā)生器，具體說明Signal Tap II的強大功能。

2.1系統(tǒng)硬件

正弦函數(shù)信號發(fā)生器由地址發(fā)生器、數(shù)據(jù)存儲器ROM、D/A三部分組成，根據(jù)需要還可以添加移相等其他功能［2］，其系統(tǒng)硬件框圖如圖3所示。

地址發(fā)生器實際上是一個計數(shù)器，從0開始計數(shù)，循環(huán)進行。數(shù)據(jù)存儲器ROM的每一個地址對應(yīng)正弦信號的一個數(shù)據(jù)，其輸入是一個遞增的計數(shù)值，輸出是與其唯一對應(yīng)。數(shù)據(jù)存儲器ROM 的數(shù)字輸出經(jīng)過D/A轉(zhuǎn)換得到了模擬的正弦波形。

2.2系統(tǒng)軟件

系統(tǒng)軟件采用硬件描述語言VHDL編制，在FPGA中完成軟件的編輯、編譯，整個系統(tǒng)的VHDL語言描述如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY SINGT IS

PORT （ CLK ： IN STD_LOGIC; --信號源時鐘

DOUT ： OUT STD_LOGIC_VECTOR （7 DOWNTO 0） ）;--8位波形數(shù)據(jù)輸出

END;

ARCHITECTURE DACC OF SINGT IS

COMPONENT data_rom --調(diào)用波形數(shù)據(jù)存儲器LPM_ROM文件：data_rom.vhd聲明

PORT（address ： IN STD_LOGIC_VECTOR （5 DOWNTO 0）;--6位地址信號

inclock ： IN STD_LOGIC ;--地址鎖存時鐘

q ： OUT STD_LOGIC_VECTOR （7 DOWNTO 0） ）;

END COMPONENT;

SIGNAL Q1 ： STD_LOGIC_VECTOR （5 DOWNTO 0）; --設(shè)定內(nèi)部節(jié)點作為地址計數(shù)器

BEGIN

PROCESS（CLK ） --LPM_ROM地址發(fā)生器進程

BEGIN

IF CLK‘EVENT AND CLK = ’1‘ THEN

Q1《=Q1+1; --Q1作為地址發(fā)生器計數(shù)器

END IF;

END PROCESS;

u1 ： data_rom PORT MAP（address=》Q1， q =》 DOUT，inclock=》CLK）;--例化

END;

2.3系統(tǒng)調(diào)試

一般地，系統(tǒng)在軟硬件設(shè)計后，調(diào)試工作任務(wù)是比較繁重地，如果系統(tǒng)沒有達到設(shè)計的預(yù)期目標，可能出現(xiàn)的問題可能是軟件，也可能是硬件。這兩個部分無論是軟件還是硬件，都是一個非常龐大（對于較大的系統(tǒng)）的工程，每個模塊都可能會存在問題，如果不用Signal Tap II來調(diào)試，只能檢查每一個模塊，或根據(jù)設(shè)計的邏輯檢查軟件系統(tǒng)。這里我們采用Signal Tap II來調(diào)試各個模塊。

（1）地址發(fā)生器模塊檢查。通過仿真監(jiān)測地址發(fā)生器的結(jié)果是否是一個遞增數(shù)字量，“是”則該模塊正常。

（2）正弦波數(shù)據(jù)存儲ROM模塊檢查。監(jiān)測ROM中數(shù)據(jù)是否為預(yù)期的正弦表格中依次的數(shù)據(jù)，“是”則該模塊正常。

可見，用Signal Tap II來調(diào)試FPGA優(yōu)勢非常的大，這樣可以大大縮短設(shè)計人員的測試時間，使得設(shè)計盡快投入市場。如果檢查全部正確，就說明問題出現(xiàn)的不是軟件，而是硬件了。

按照上述Signal Tap II的使用步驟，在編譯后的工程中添加STP文件，并對文件進行相關(guān)設(shè)置，部分參數(shù)設(shè)置見圖4所示。

最后，觀察待測信號，如圖5所示。如果在待測信號名上右擊該信號，在出現(xiàn)的選項中選擇Bus Display Format，可以選擇以什么數(shù)據(jù)形式顯示采樣到的波形，可以有16、10等進制數(shù)顯示，具體選擇根據(jù)需要，本例中使用Line Chart來顯示正弦波信號，直觀、明了，用數(shù)字顯示就沒有這個效果。

3 結(jié)論

本文作者提出利用嵌入式邏輯分析儀Signal Tap II為FPGA的內(nèi)部信號、模塊、接點進行測試，這為測試提供了極大的方便，它無需外部器件，方便、經(jīng)濟。另外，在調(diào)試FPGA的時候，還可以設(shè)置多個嵌入式測量模塊等其他功能，這樣極大地加快了系統(tǒng)的開發(fā)，從而為社會帶來巨大的經(jīng)濟效益。

責(zé)任編輯：gt