通過利用CPLD/FPGA器件實(shí)現(xiàn)數(shù)字同步復(fù)接系統(tǒng)的設(shè)計(jì)

一 引言

在數(shù)字通信中，為了擴(kuò)大傳輸容量和提高傳輸效率，通常需要將若干個(gè)低速數(shù)字碼流按一定格式合并成一個(gè)高速數(shù)據(jù)碼流流，以便在高速寬帶信道中傳輸。數(shù)字復(fù)接就是依據(jù)時(shí)分復(fù)用基本原理完成數(shù)碼合并的一種技術(shù)，并且是數(shù)字通信中的一項(xiàng)基礎(chǔ)技術(shù)。

當(dāng)今社會(huì)是數(shù)字話的社會(huì)，數(shù)字集成電路應(yīng)用廣泛。而在以往的PDH復(fù)接電路中，系統(tǒng)的許多部分采用的是模擬電路，依次有很大的局限性。隨著微電子技術(shù)的發(fā)展，出現(xiàn)了現(xiàn)場(chǎng)可編輯邏輯器件（PLD），其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。本文就是用硬件描述語言等軟件與技術(shù)來實(shí)現(xiàn)一個(gè)基于CPLD/FPGA的簡(jiǎn)單數(shù)字同步復(fù)接系統(tǒng)的設(shè)計(jì)。

二 基本原理及系統(tǒng)構(gòu)成

1 基本原理

為了提高信道的利用率，使用多路信號(hào)在同一條信道上傳輸時(shí)互相不產(chǎn)生干擾的方式叫做多路復(fù)用。在時(shí)分制的PCM通信系統(tǒng)中，為了擴(kuò)大傳輸容量，提高傳輸效率，必須提高傳速率。也就是說項(xiàng)辦法把較低傳輸速率的數(shù)據(jù)碼流變成高速率的數(shù)據(jù)碼流，而數(shù)字復(fù)接器就是實(shí)現(xiàn)這種功能的設(shè)備。

數(shù)字復(fù)接的方法主要有按位復(fù)接、按字復(fù)接、按幀復(fù)接，這里介紹最常用的按位復(fù)接。按位復(fù)接的方法是每次只依次復(fù)接每個(gè)支路的一位碼，復(fù)接以后的碼序列中的第1是時(shí)隙中的地1位表示第1路的第1位碼，第2位表示第2路的第1位碼，依次類推。這種復(fù)接方法的特點(diǎn)是設(shè)備簡(jiǎn)單，要求存儲(chǔ)容量小，較易實(shí)現(xiàn)，目前被廣泛采用，但要求各個(gè)支路碼速和相位相同，本文也采用該方法。

同步復(fù)接是指被復(fù)接的各個(gè)輸入支路信號(hào)在時(shí)鐘上必須是同步的，即各個(gè)支路的時(shí)鐘頻率完全相同的復(fù)接方式，因此在復(fù)接前必須進(jìn)行相位調(diào)整。

2 系統(tǒng)構(gòu)成

數(shù)字復(fù)接系統(tǒng)由數(shù)字復(fù)接器和數(shù)字分接器兩部分組成。把兩個(gè)或兩個(gè)以上的支路數(shù)字信號(hào)按時(shí)分復(fù)用方式合并成單一的合路數(shù)字信號(hào)的過程稱為數(shù)字復(fù)接，把完成數(shù)字復(fù)接功能的設(shè)備稱為復(fù)接器。在接收斷把一路符合數(shù)字信號(hào)分離成各支路信號(hào)的過程稱為數(shù)字分離，把完成這種數(shù)字分接功能的設(shè)備稱為數(shù)字分接器。數(shù)字復(fù)接器、數(shù)字分接器和傳輸信道共同構(gòu)成了數(shù)字復(fù)接系統(tǒng)。其框圖如下

圖1 數(shù)字復(fù)接系統(tǒng)框圖

上圖中定時(shí)單元給設(shè)備提供一個(gè)統(tǒng)一的基準(zhǔn)時(shí)鐘，碼速調(diào)整單元是把速率不同的個(gè)支路信號(hào)，調(diào)整成與復(fù)接設(shè)備定時(shí)完全同步的數(shù)字信號(hào)，四路基群信號(hào)先各自經(jīng)正碼速調(diào)整，變?yōu)?.112Mbit/s的同步碼流。復(fù)接器順序循環(huán)讀取四路碼流，并在每幀開頭插人幀定位信號(hào)，輸出8.448Mbit/s的標(biāo)準(zhǔn)二次群。另外在復(fù)接時(shí)還需要插入幀同步信號(hào)，以便接收端正確接收各支路信號(hào)。分接設(shè)備的定時(shí)單元從接收信號(hào)中提取時(shí)鐘，并分送給各支路進(jìn)行分接，把幀定位信號(hào)拋掉，順序循環(huán)分別送人4個(gè)碼速恢復(fù)單元，扣除插人碼元，恢復(fù)成四路2．048Mbit/s的基群信號(hào)。

三 FPGA設(shè)計(jì)

本文意在引薦CPLD/FPGA的設(shè)計(jì)方法，因此以比較有代表性的較簡(jiǎn)單的四路同步復(fù)接器作為例子加以研究。本次FPGA設(shè)計(jì)采用分層設(shè)計(jì)，頂層為整個(gè)系統(tǒng)的原理框圖（見圖1），用一些符號(hào)表示功能塊，然后把每個(gè)功能塊分成若干子模塊，各模塊獨(dú)立設(shè)計(jì)，下面就各模塊的設(shè)計(jì)思想進(jìn)行詳細(xì)介紹。

1 四路復(fù)接器復(fù)接電路設(shè)計(jì)原理

簡(jiǎn)單的思路同步復(fù)接器組成框圖如圖2。為了簡(jiǎn)單和容易實(shí)現(xiàn)，堅(jiān)定設(shè)計(jì)任務(wù)要求為：同步時(shí)鐘為256kHz，每個(gè)時(shí)隙為8位，四路支路信碼可通過撥碼開關(guān)預(yù)置；四路支路信碼以同步復(fù)接方式合成一路幀長(zhǎng)為32位復(fù)用串行碼。其中一個(gè)時(shí)隙（一路支路信號(hào)）作為幀同步碼并去為x1110010（巴克碼），因此數(shù)據(jù)碼實(shí)際為三路共24位碼。

圖2 四路同步復(fù)接器原理圖模型

復(fù)接器的設(shè)計(jì)主要是由幾大模塊構(gòu)成，分別是上圖中的時(shí)鐘、分頻器、內(nèi)碼控制器、時(shí)序產(chǎn)生器、四路32位內(nèi)碼（每路8位）產(chǎn)生器及輸出電路，下面分別討論個(gè)部分的設(shè)計(jì)。

（1）分頻器模塊

分頻器實(shí)際是一個(gè)計(jì)數(shù)器，在本例中，其作用是將由晶振電路產(chǎn)生的4096kHz的方波信號(hào)進(jìn)行分頻，其16分頻（即256kHz時(shí)鐘）輸出端作為內(nèi)碼的控制輸入端。在這里，分頻器為4位二進(jìn)制計(jì)數(shù)器。

（2）內(nèi)碼控制器和內(nèi)碼產(chǎn)生器

內(nèi)碼控制器其實(shí)也是一個(gè)分頻器，一個(gè)輸出端口輸出的三位并行信號(hào)作為內(nèi)碼產(chǎn)生器的地址控制端（選擇輸入端），另一輸出端作為時(shí)序產(chǎn)生器的控制端，在硬件功能上相當(dāng)于74LS151數(shù)據(jù)選擇器。而內(nèi)碼產(chǎn)生器會(huì)循環(huán)并依次輸出從“000”“001”一直到“111”，這樣，內(nèi)碼產(chǎn)生器每個(gè)時(shí)鐘節(jié)拍輸出一位碼，通過輸出電路送到合路信道上，最終形成一路串行碼流。四個(gè)內(nèi)碼產(chǎn)生器就可產(chǎn)生四路獨(dú)立的8位數(shù)碼，并在內(nèi)碼控制器的控制下輸出響應(yīng)的數(shù)碼。

（3）時(shí)序產(chǎn)生器

時(shí)序產(chǎn)生器可產(chǎn)生脈沖為8個(gè)時(shí)鐘周期的四路時(shí)序信號(hào)。具體實(shí)現(xiàn)是：將內(nèi)碼控制的二分頻端（即128kHz時(shí)鐘輸出端）通過一個(gè)32分頻器，其2分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個(gè)輸出端，在經(jīng)過反相器后，便得出本設(shè)計(jì)所要求的時(shí)序。

（4）輸出電路

在時(shí)序產(chǎn)生器產(chǎn)生的四路時(shí)序信號(hào)的控制下（時(shí)序也內(nèi)碼相與），按照按位復(fù)接的復(fù)接方法依次將四路數(shù)碼接入同一信道，形成了一路串行碼，從而完成了四路數(shù)數(shù)據(jù)碼的復(fù)接。實(shí)現(xiàn)的關(guān)鍵是三態(tài)與門的利用，就是當(dāng)時(shí)序信號(hào)的上升沿到來，并且在高電平持續(xù)時(shí)間內(nèi)，響應(yīng)的八位碼以Y0，Y1，Y2，Y3，Y4，Y5，Y6，Y7的順序依次輸出，而在其他情況下，則以高阻的形態(tài)出現(xiàn)，當(dāng)經(jīng)過一個(gè)時(shí)序周期（即32碼元）后，就輸出了一幀串行碼，從而實(shí)現(xiàn)了四路數(shù)據(jù)的同步復(fù)接。

2 分接電路設(shè)計(jì)原理

數(shù)字分接器是由同步、定時(shí)、分接和恢復(fù)單元組成。同步單元的功能是從接收碼中提取與發(fā)送單元相位一致的同步時(shí)鐘信號(hào)；定時(shí)單元的功能是通過同步單元提取的始終信號(hào)的推動(dòng)，產(chǎn)生分接設(shè)備所需的各定時(shí)信號(hào)，如幀同步信號(hào)、時(shí)序信號(hào)可通過定時(shí)電路來產(chǎn)生，形成同步支路數(shù)字信號(hào)?；謴?fù)電路的功能是把被分離的同步支路數(shù)字信號(hào)恢復(fù)成原始的支路數(shù)字信號(hào)。其功能模型框圖如下：

圖3 四路分接器的功能模型框圖

該分接器由幀同步提取電路、位同步提取電路、時(shí)序恢復(fù)電路和分路器等組成。下面將分別討論各個(gè)模塊。

時(shí)序恢復(fù)電路

時(shí)序恢復(fù)電路的功能是在幀同步信號(hào)的控制下，根據(jù)每路信號(hào)時(shí)隙的長(zhǎng)度，得到與各分路碼的位置和寬度對(duì)應(yīng)的時(shí)序信號(hào)，利用時(shí)序信號(hào)可從串行復(fù)用信號(hào)序列中，截取分路信號(hào)，達(dá)到解復(fù)用的目的。

時(shí)序信號(hào)恢復(fù)方法是將同步碼用8位移位寄存器在時(shí)鐘的控制下移8位，然后以移位前的幀同步碼作為D觸發(fā)器的時(shí)鐘，以移位后的幀同步碼作為D觸發(fā)器的清零信號(hào)，則D觸發(fā)器的輸出所謂第一路時(shí)序碼；再講已移8位的幀同步碼移8位，即共移了16位，按照和上述同樣的方法，以移8位的幀同步碼作為另一個(gè)D觸發(fā)器的時(shí)鐘信號(hào)，而將移8位的幀同步碼作為其清零信號(hào)，則第二個(gè)D觸發(fā)器的輸出就是第2路時(shí)序信號(hào)；然后在將已移16位的幀同步碼又移8位，即移24位，將它作為第3個(gè)D觸發(fā)器的清零信號(hào)，而移了16位的幀同步碼作為第3個(gè)D觸發(fā)器的時(shí)鐘，則第3個(gè)D觸發(fā)器的輸出就是第3路時(shí)序信號(hào)。值得注意的是，上述的D觸發(fā)器的清零信號(hào)和時(shí)鐘信號(hào)，都是以下降沿作用，否則，得到的各時(shí)序信號(hào)將超前一個(gè)幀同步碼碼元寬度，在位置上就不正確了。

分路器模塊

分路器部分的功能是在時(shí)鐘信號(hào)和時(shí)序信號(hào) 的控制下，經(jīng)過串/并變換、并/串變換將各路信號(hào)從合路信號(hào)中分離出來，并輸出低速率的連續(xù)的原始支路信號(hào)。

分路器模塊是由四個(gè)子模塊構(gòu)成，每個(gè)子模塊對(duì)應(yīng)一路支路信號(hào)分路電路，每個(gè)子模塊又分為三個(gè)部分，即串并變換器、分頻器和并/串變換器。串/并變換器的功能是，將接收到的串行復(fù)用信號(hào)按復(fù)用信號(hào)的時(shí)鐘，進(jìn)行串并變換，并進(jìn)行狀態(tài)鎖存。并/串變換器時(shí)鐘速率是復(fù)用信號(hào)對(duì)于的時(shí)鐘速率的1/4（用分頻器74161實(shí)現(xiàn)），以保證將復(fù)接器幀結(jié)構(gòu)中的一個(gè)時(shí)隙擴(kuò)展為一幀的寬度。而并/串變換器可利用串/并變換器中的狀態(tài)鎖存，以低速時(shí)鐘對(duì)并/串變換器的移位寄存器進(jìn)行數(shù)據(jù)的低速移位。該并/串變換器包含兩個(gè)工作過程，首先完成并行數(shù)據(jù)的寫入功能，然后完成數(shù)據(jù)串行移位功能。

位/幀同步時(shí)鐘信號(hào)的提取

位同步時(shí)鐘信號(hào)提取電路是由豎子鎖相環(huán)來完成的，數(shù)字鎖相環(huán)接收來自時(shí)分復(fù)用數(shù)據(jù)信號(hào)，從中提取與發(fā)端相位同步的時(shí)鐘信號(hào)。

根據(jù)通信原理的理論，可采用連貫式插入法幀同步信號(hào)提取，幀同步信號(hào)提取應(yīng)考慮到漏同步保護(hù)和防止假同步假同步現(xiàn)象。在本文中，只需將位同步信號(hào)和幀同步信號(hào)作為一個(gè)獨(dú)立的信源看待，具體設(shè)計(jì)不做討論。

結(jié)束語

系統(tǒng)仿真波形良好，除了允許范圍內(nèi)的信號(hào)延遲外，能準(zhǔn)確實(shí)現(xiàn)數(shù)字信號(hào)的復(fù)接和分接。而且本設(shè)計(jì)便于擴(kuò)展，只需修改FPGA中相應(yīng)控制參數(shù)，就可以實(shí)現(xiàn)高次群的復(fù)接與分接。該系統(tǒng)作為IP核應(yīng)用于信號(hào)傳輸電路，對(duì)數(shù)字信號(hào)，或經(jīng)PCM編碼調(diào)制后的語音信號(hào)進(jìn)行處理，可提高信道的利用率和傳輸質(zhì)量，也可以進(jìn)行光電轉(zhuǎn)換后用于光纖通信或大氣激光通信中。

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