基于可編程邏輯器件的PS/2鍵盤接口的實現(xiàn)方法

　?。▉碓矗何⒂嬎銠C信息，作者：魏軍輝，王福源，周子昂，侯維巖 ）

鍵盤作為嵌入式系統(tǒng)的一種最常用人機接口設(shè)備，在嵌入式系統(tǒng)中有著相當廣泛的應(yīng)用。但開發(fā)者一般均采用自行設(shè)計的簡易矩陣鍵盤，這類鍵盤僅僅是按行、列排列起來的矩陣開關(guān)，往往需要單獨設(shè)計并制作，通用性不強。當需要較多的按鍵時，則會占用較多的 I/O端口，在軟件上則要進行上電復位按鍵掃描及通信處理，而且還要加上按鍵的去抖動處理，增大了系統(tǒng)的軟硬件開銷。而 PS/2鍵盤，內(nèi)嵌自動去除按鍵抖動的設(shè)計，自動地識別鍵的按下與釋放，軟硬件可發(fā)簡便，價格便宜，穩(wěn)定可靠，將 PS/2鍵盤作為嵌入式系統(tǒng)的輸入設(shè)備已經(jīng)成為可行的方案。而目前關(guān)于 PS/2鍵盤控制的應(yīng)用大部分采用單片機控制，與單片機相比，FPGA具有比單片機更加靈活，集成度更高，容易移植等特點。

本文在分析 PS/2協(xié)議和 PS/2鍵盤工作原理與特點的基礎(chǔ)上，給出了在 ALTERA FLEX10K上對 PS/2鍵盤接口的實現(xiàn)方法。

1 PS/2接口協(xié)議

1.1 PS/2物理特性

PS/2設(shè)備接口用于許多現(xiàn)代的鼠標和鍵盤，它最初由 IBM開發(fā)，最常見的為 6腳 mini-DIN，其引腳結(jié)構(gòu)和外形如圖 1 所示。

PS/2設(shè)備有主從之分，現(xiàn)在廣泛使用的 PS/2鍵盤鼠標均工作在從設(shè)備方式下。 PS/2接口的時鐘與數(shù)據(jù)線都是集電極開路結(jié)構(gòu)，必須外接上拉電阻，一般上拉電阻設(shè)置在主設(shè)備中，主從設(shè)備之間的數(shù)據(jù)通信采用雙向同步方式傳輸，時鐘信號一般由從設(shè)備產(chǎn)生。

1.2數(shù)據(jù)包的結(jié)構(gòu)鍵盤的狀態(tài)每改變一次，鍵盤至少會發(fā)出三個字節(jié)的數(shù)據(jù)包，在有鍵按下時會向主機發(fā)送該鍵的通碼（Make Code），當鍵釋放時發(fā)送斷碼（ Break Code）。例如：鍵“ A”的通碼為 0x1C，鍵“A”的斷碼為： 0xF0， 0x1C，因此當要傳送鍵“ A”時，鍵盤發(fā)送的數(shù)據(jù)包的代碼是：0x1C，0xF0， 0x1C。

1.3接口的時序邏輯

PS/2協(xié)議是一種雙向半雙工串行通信協(xié)議，時鐘信號由鍵盤產(chǎn)生，最大時鐘頻率為 33kHz，推薦頻率在 15kHz。通信兩端通過 Clock同步，通過 Data 交換數(shù)據(jù)，任何一方如果想禁止另一方通信時，只需將 Clock拉到低電平。其傳輸時序根據(jù)傳輸?shù)姆较虿煌譃榘l(fā)送和接收兩個不同時序邏輯，圖 2是從鍵盤到主機的時序圖。

其中：Start：起始位，總為‘0’（低電平）

Data0～Data7：8位數(shù)據(jù)位（低位在前，高位在后）

Parity：奇偶校驗位（為奇校驗）

Stop：停止位，總為‘ 1’（高電平）

當鍵盤要向主機通信時，鍵盤總是首先檢查時鐘線是否為高電平，如果不是則表明是主機正在通信，必須緩沖要發(fā)送的數(shù)據(jù)直到重新獲得總線的控制權(quán)（鍵盤有 16個字節(jié)的緩沖區(qū)），即等到時鐘線是高電平才能發(fā)送數(shù)據(jù)。而且從鍵盤到主機的數(shù)據(jù)只能在時鐘的下降沿時才能被讀取。

當主機到鍵盤進行通信時，主機會首先把時鐘線和數(shù)據(jù)線設(shè)置為“請求發(fā)送”狀態(tài)。具體方式為：首先下拉時鐘線至少 100μs來抑制通信，然后下拉數(shù)據(jù)線“請求發(fā)送”，最后釋放時鐘。在此過程中，鍵盤在不超過 10μs的間隔內(nèi)就會檢查這個狀態(tài)。當鍵盤檢查到這個狀態(tài)時，就開始產(chǎn)生時鐘。和鍵盤發(fā)送的數(shù)據(jù)讀取方式不一樣，主機發(fā)送的數(shù)據(jù)必須在時鐘的上升沿讀取。

2 PS/2接口的設(shè)計實現(xiàn)

2.1邏輯仿真

本次設(shè)計采用了自上而下的模塊設(shè)計方法，考慮需要設(shè)計以下幾部分模塊：串并轉(zhuǎn)換模塊，分揀接收模塊，控制模塊，封裝發(fā)送模塊等。這幾部分的邏輯關(guān)系如圖 3所示：

串并轉(zhuǎn)換模塊主要是接收和發(fā)送傳輸數(shù)據(jù)，能夠把串行數(shù)據(jù)轉(zhuǎn)變成所需要的并行數(shù)據(jù)。分揀接收模塊功能是把串并轉(zhuǎn)換模塊傳過來的數(shù)據(jù)包按照一定的要求進行分揀提取，從而得到有用的信息?？刂颇K是設(shè)計的核心， PS/2接口是半雙工串行總線，因此其發(fā)送和接收不能同時進行，需要控制模塊對其時序進行嚴格的控制?？刂颇K負責協(xié)調(diào)整個設(shè)計的全過程，在本設(shè)計中采用了狀態(tài)機的設(shè)計思路。封裝發(fā)送模塊和分揀接收模塊類似，只不過是把要傳送的命令數(shù)據(jù)轉(zhuǎn)變成 PS/2協(xié)議要求的發(fā)送數(shù)據(jù)包的格式。整個設(shè)計的流程圖如圖 4 所示：

當系統(tǒng)上電或復位時，主設(shè)備首先向鍵盤發(fā)送初始化信號，在得到鍵盤的應(yīng)答信號后，系統(tǒng)進入到了總線空閑狀態(tài)，可以進行數(shù)據(jù)的發(fā)送和接收，但主設(shè)備擁有更高的優(yōu)先級，正處在接收狀態(tài)時如果得到發(fā)送請求，會中斷數(shù)據(jù)接收，直接進入數(shù)據(jù)發(fā)送狀態(tài)。

使用 MAX+plusⅡ 10.2對設(shè)計進行了軟件仿真，按照模塊化的設(shè)計思路分別對每個模塊獨立進行了仿真。圖 5是接收數(shù)據(jù)模塊的仿真時序圖。

2.2 硬件驗證

硬件驗證在 GW-48實驗箱實現(xiàn)，在系統(tǒng)中用到復位電路，電源電路，F(xiàn)PGA芯片，程序下載電路，PS/2接口電路，數(shù)碼顯示電路等。

選取 FLEX10K系列 EPF10K10LC84-3 型 FPGA器件進行綜合，將綜合后的配置文件下載到開發(fā)板之后，系統(tǒng)上電，PS/2設(shè)備初始化后在實驗箱正確觀察到了鍵盤的輸入。

3、結(jié)束語

FPGA的硬件驗證表明，設(shè)計的各個模塊成功地實現(xiàn)了復位后的數(shù)據(jù)傳送過程，達到了預期的目標。VHDL語言的通用性決定了其具有移植性強的特點，對實際的應(yīng)用具有一定的參考價值。

本文作者創(chuàng)新點：本文所作的研究是在利用單片機實現(xiàn) PS/2接口的基礎(chǔ)上，重新用 FPGA實現(xiàn)了對 PS/2接口的控制。該方法較傳統(tǒng)的單片機實現(xiàn)方法具有實現(xiàn)簡單，移植性強，便于集成等特點，該方法具有很好的推廣價值。

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