基于OC8051IP核的仿真調(diào)試方案在FPGA中實現(xiàn)下載測試

20世紀(jì)80年代初，Intel公司推出了MCS-51單片機(jī)，隨后Intel以專利轉(zhuǎn)讓的形式把8051內(nèi)核發(fā)布給許多半導(dǎo)體廠家，從而出現(xiàn)了許多與MCS-51系統(tǒng)兼容的產(chǎn)品。這些產(chǎn)品與MCS-51的系統(tǒng)結(jié)構(gòu)相同，采用CMOS工藝，因而常用80C51系列來指代所有具有8051指令系統(tǒng)的單片機(jī)。在80C51系列中，OC8051以架構(gòu)清晰、取指帶寬大、時鐘效率高等諸多優(yōu)點受到業(yè)內(nèi)人士的青睞。本文在分析OpenCores網(wǎng)站提供的一款OC8051IP核的基礎(chǔ)上，給出了一種仿真調(diào)試方案;利用該方案指出了其中若干邏輯錯誤并對其進(jìn)行修改，最終完成了修改后IP核的FPGA下載測試。

1 OC8051結(jié)構(gòu)分析

OpenCores網(wǎng)站提供的OC8051 IP核與8051的系統(tǒng)結(jié)構(gòu)相同，如圖1所示。該IP核兼容所有8051指令系統(tǒng)，內(nèi)部資源包括：8位CPU，尋址能力達(dá)2×64K;4 KB的ROM和128字節(jié)的RAM;4個8位I/O口;16位內(nèi)部定時/計數(shù)器;5個中斷源和2個中斷優(yōu)先級。采用Verilog語言對其各個模塊進(jìn)行描述。系統(tǒng)主要模塊及其功能說明如表1所列。不同模塊對應(yīng)的源文件均是以模塊名稱命名的，例如累加器A對應(yīng)的源文件為oc8051_acc.v。

雖然上述OC8051 IP核宣稱兼容所有8051指令系統(tǒng)，但是實際執(zhí)行時并非如此。例如在執(zhí)行表2所列的2組功能相同的代碼時，所得到的執(zhí)行結(jié)果并不相同。代碼1的執(zhí)行結(jié)果是將5寫入地址為0的外部RAM，代碼2的執(zhí)行結(jié)果是將5寫入地址為4的外部RAM。造成這種現(xiàn)象的原因是，oc8051_ext_addr_sel模塊配置寫外部RAM地址時延誤了一個時鐘周期。若要OC8051 IP核與標(biāo)準(zhǔn)8051系統(tǒng)一致，須對源文件中類似的邏輯錯誤進(jìn)行修改。

2 OC805 1仿真調(diào)試及修改

對于硬件設(shè)計而言，仿真的作用是驗證設(shè)計結(jié)果的邏輯功能是否符合初始規(guī)定，如果在這一層次上設(shè)計出了問題，那么以后各個層次的工作將完全不確定。由前文可知，OC8051 IP核存在著邏輯錯誤，所以有必要通過仿真的手段實現(xiàn)錯誤查找和定位，從而最終完成對邏輯錯誤的修改。

2.1 仿真調(diào)試方案

OC8051仿真調(diào)試方案如圖2所示。其原理是：在Keil軟件環(huán)境中編寫測試程序，編譯生成.hex文件并將其注入ROM的指令寄存器中。testbench負(fù)責(zé)產(chǎn)生OC8051工作時鐘及控制使能等信號，并將OC8051執(zhí)行ROM中指令的結(jié)果輸出到文本/波形文件中。開發(fā)人員通過對文本/波形文件和Keil調(diào)試工具執(zhí)行測試程序的結(jié)果進(jìn)行比較，從而實現(xiàn)對邏輯錯誤的查找與定位，并對IP核源文件進(jìn)行修改。

值得注意的是，雖然Modelsim功能強(qiáng)大，可以方便地觀察到任何層次模塊信號的變化，但是OC8051 IP核的結(jié)構(gòu)和時序比較復(fù)雜，仍避免不了仿真時因為中間信號多所帶來的不便。因此，在仿真調(diào)試時可尋求一些簡化操作的機(jī)制?？紤]到借助數(shù)據(jù)寄存器指針DPTR和累加器A，MOVX指令可以將程序執(zhí)行過程中任何寄存器的值輸出到外部RAM中，而觀察外部RAM中的值相對容易，因而本文采用了這種機(jī)制。

2.2 具體修改方法

(1)oc805 1_ext_addr_sel模塊

讀寫外部RAM地址可以由DPTR指示，也可以由Ri指示，該模塊的主要功能是選擇讀寫外部RAM地址。通過select和write信號完成對buff和state的配置，從而完成對讀寫外部RAM地址addr_out的配置。在Modelsim環(huán)境中，執(zhí)行表1中的代碼1時，發(fā)現(xiàn)addz_out的變化總是比DPTR慢一個時鐘周期，因而其執(zhí)行結(jié)果是將5寫入地址為0的外部RAM。造成這種現(xiàn)象的原因是配置buff和state時采用了always進(jìn)程，本文將該部分代碼修改為：

assign state="write";

asstgn buff="select"?{8h00，ri}：{dptr_hi，dptr_lo};

(2)oc8051_psw模塊

該模塊由一個8位標(biāo)志寄存器及其控制邏輯組成，用來收集指令執(zhí)行后的有關(guān)狀態(tài)。8位寄存器的各位狀態(tài)通常是在指令執(zhí)行過程中自動形成，但也可以由用戶根據(jù)需要采用傳送指令加以改變。原設(shè)計中負(fù)責(zé)解釋傳送指令的邏輯采用if語句：

if(addr[7：3]=='OC8051_SFR_B_ACC)data_out[addr[2：O]]<=cy_in;

'OC8051_SFR_B_ACC被定義為累加器A的高5位地址，用在這里顯然不對。應(yīng)該將其改為程序狀態(tài)字PSW的高5位地址'OC8051_SFR_B_PSW。

(3)OC8051_alu模塊

該模塊是一個性能極強(qiáng)的運算器，不但可以進(jìn)行四則運算和邏輯運算，而且具有數(shù)據(jù)傳送、移位、程序轉(zhuǎn)移等功能。其中，程序轉(zhuǎn)移功能是當(dāng)遇到短轉(zhuǎn)移指令SJMlE’或變址轉(zhuǎn)移指令JZ、CJNE、DJNZ等時，改變程序計數(shù)器PC的值，對應(yīng)原設(shè)計為always進(jìn)程中的'OC8051_ALU_PCS分支。其代碼如下：

輸入src3為PC[15：8]，src2為PC[7;0]，src1為目標(biāo)轉(zhuǎn)移地址rel。需要注意的是，rel是以立即數(shù)形式存在的，且為補(bǔ)碼格式(補(bǔ)碼數(shù)的加減法運算統(tǒng)一為加法運算)。若src1=1'b1成立，則rel為一負(fù)數(shù)，對應(yīng)轉(zhuǎn)移指令是往前轉(zhuǎn)移;否則，往后轉(zhuǎn)移。當(dāng)rel為負(fù)數(shù)時，原設(shè)計僅考慮了：PC[7：0]≥| rel |的情況，其對目標(biāo)地址{des1，des2}的處理不全面;當(dāng)PC[7：0]<|rel|時，des2=src2+src1為負(fù)數(shù)，借位會對des1產(chǎn)生影響，因而應(yīng)有des1=src3-8'h1。因此，將該部分代碼修改為：

其中c是借位標(biāo)志位，用來標(biāo)識程序轉(zhuǎn)移時PC[7：0]對PC[15：8]的影響。

(4)oc8051_decoder模塊

該模塊用于對指令譯碼。其設(shè)計思想是，分析當(dāng)前輸入信號op_in和所處狀態(tài)state，把指令的功能配置為其他模塊的控制信號，并得出下一個狀態(tài)。因為各指令的指令周期不同，所以每條指令譯碼執(zhí)行狀態(tài)也各有不同。模塊主體由狀態(tài)機(jī)構(gòu)成，在每個狀態(tài)下對狀態(tài)機(jī)不同的執(zhí)行狀態(tài)進(jìn)行條件判斷嵌套，以此實現(xiàn)對不同指令的多路選擇。對模塊仿真時發(fā)現(xiàn)，執(zhí)行如DJNZ、JB、CLR等指令的結(jié)果不正確，其原因是在某些狀態(tài)下對某些指令的譯碼有誤，主要表現(xiàn)為配置了錯誤的控制信號。對模塊修改結(jié)果如表3所列。

2.3 仿真結(jié)果

程序執(zhí)行方式是單片機(jī)的基本工作方式，通?？梢苑譃閱尾綀?zhí)行和連續(xù)執(zhí)行兩種。事實上，2.2小節(jié)中的具體修改方法正是結(jié)合這兩種工作方式實現(xiàn)的。數(shù)據(jù)加密標(biāo)準(zhǔn)(DES)是著名的對稱密鑰分組密碼，由美國標(biāo)準(zhǔn)FIPS 46-2定義?；?051指令系統(tǒng)，DES的軟件實現(xiàn)難度不大，但它是對OC8051 IP核工作能力的一次綜合檢驗。采用DEs標(biāo)準(zhǔn)測試向量：

密鑰K=1A624C89520DEC46

明文P=748502CD38451097

密文C=DD0CFEB783CF3FDE

結(jié)合圖2所示的仿真調(diào)試方案，Modelsim環(huán)境中OC8051執(zhí)行DES的仿真結(jié)果如圖3所示。

3 基于FPGA的下載測試

利用FPGA對其功能進(jìn)行了驗證。選用Altera公司的EP2C35F672C6型號FPGA開發(fā)板，含有33 216個邏輯單元(LE)、豐富的存儲器(RAM)和4個鎖相環(huán)(PLL)。采用QuartusII軟件，OC8051 IP核綜合后占用3 917個邏輯單元，時鐘頻率最高達(dá)到30.81 MHz，F(xiàn)PGA測試的實際頻率為27 MHz。

利用QuartusII對OC8051 IP核綜合、布局布線后，采用JTAG方式將配置文件下載至FPGA中，測試程序仍采用DES算法程序。In-System Memory ContentEditor是QuartusII提供的一個可在線操作FPGA片上RAM內(nèi)容的工具，通過JTAG方式，用戶可以查看和修改RAM中的內(nèi)容。如果用戶設(shè)計對RAM中的內(nèi)容進(jìn)行了修改，需要查看修改后的結(jié)果是否為所期望的，則使用該工具最為方便。OC8051 IP核外部RAM中的數(shù)據(jù)可以通過該工具方便地操作，所以本文對DES測試向量的輸入和輸出都是通過它來完成的，如圖4所示。

FPGA下載測試結(jié)果表明，OC8051工作正常，與仿真結(jié)果一樣，測試程序運行正確。

結(jié) 語

本文介紹了一種OC8051 IP核的仿真測試方案。該方案給出了查找與定位IP核中邏輯錯誤的方法，并詳細(xì)介紹了各種錯誤的修改方法。測試結(jié)果表明，OC8051工作正常，已經(jīng)初步具備了微控制器的功能，可以被運用于實際的工程開發(fā)中。