基于FPGA的Poseidon哈希算法硬件加速方案

該項(xiàng)目基于AMD Xilinx Varium C1100 FPGA加速卡，為 Filecoin 區(qū)塊鏈應(yīng)用中的Poseidon哈希算法提供了一套完整的硬件加速方案。在硬件方面，使用SpinalHDL 設(shè)計(jì)了Poseidon加速器模塊并基于Vivado Block Design 工具搭建完整的FPGA硬件系統(tǒng)。在軟件方面，該項(xiàng)目為 Filecoin 軟件實(shí)現(xiàn) Lotus 提供了訪問 FPGA 硬件加速器的接口。最終，整個(gè)項(xiàng)目能為Filecoin中Poseidon哈希函數(shù)的計(jì)算帶來兩倍于AMD Ryzen 5900X處理器的性能提升。

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項(xiàng)目背景1.1 零知識(shí)證明與Poseidon

Poseidon是一種全新的面向零知識(shí)證明（ZKP： Zero-Knowledge Proof）密碼學(xué)協(xié)議設(shè)計(jì)的哈希算法。相比同類算法，包括經(jīng)典的SHA-256、SHA-3以及Pedersen哈希函數(shù)，Poseidon最大的特點(diǎn)和優(yōu)勢在于其針對零知識(shí)證明協(xié)議做了特定優(yōu)化，夠顯著降低證明生成的計(jì)算復(fù)雜度。

零知識(shí)證明是一類用于驗(yàn)證計(jì)算完整性（Computational Integrity）的密碼學(xué)協(xié)議。其基本的思想是： 使證明者（Prover）能夠在不泄露任何有效信息的情況下向驗(yàn)證者（Verifier）證明某個(gè)計(jì)算等式的成立。由于能夠兼顧隱私保護(hù)和計(jì)算完整性證明，零知識(shí)證明具備廣泛的應(yīng)用場景，也是目前密碼學(xué)、區(qū)塊鏈以及可信計(jì)算方向上的研究熱點(diǎn)之一。其具體的應(yīng)用場景包括： 匿名線上拍賣、云數(shù)據(jù)庫SQL查詢驗(yàn)證、去中心化數(shù)據(jù)存儲(chǔ)系統(tǒng)等。尤其是在區(qū)塊鏈和加密貨幣領(lǐng)域，零知識(shí)證明憑借其出色的隱私保護(hù)特性， 近年來獲得了大量開發(fā)者和設(shè)計(jì)者的青睞， 包括加密貨幣Zcash和Pinocchio以及分布式存儲(chǔ)系統(tǒng)Filecoin等在其設(shè)計(jì)中都采用了ZK-SNARK零知識(shí)證明算法。

雖然零知識(shí)證明能在提供計(jì)算完整性驗(yàn)證的同時(shí)兼顧隱私的保護(hù)， 但其代價(jià)是提高了證明生成和驗(yàn)證的計(jì)算復(fù)雜度，這在一定程度上阻礙了其在實(shí)際項(xiàng)目中獲得更加廣泛的應(yīng)用。目前，加速零知識(shí)證明的途徑主要有兩種，一方面是通過設(shè)計(jì)專用的硬件電路或者GPU來加速證明算法中的計(jì)算瓶頸；另一方面，可以通過優(yōu)化證明對象，使待證函數(shù)更加適配于證明算法進(jìn)而減少證明生成過程的計(jì)算復(fù)雜度。例如，當(dāng)Poseidon哈希算法和SHA-256算法同時(shí)作為ZK-SNARK的證明對象時(shí)，Poseidon所需的證明生成的計(jì)算量要顯著小于SHA-256。

1.2 Filecoin分布式存儲(chǔ)網(wǎng)絡(luò)

該項(xiàng)目實(shí)現(xiàn)的Poseidon加速器主要針對的是應(yīng)用在Filecoin分布式存儲(chǔ)網(wǎng)絡(luò)中的Poseidon哈希計(jì)算實(shí)例。Filecoin是基于區(qū)塊鏈技術(shù)建立的一種去中心化、分布式、開源的云存儲(chǔ)網(wǎng)絡(luò)。其在提供存儲(chǔ)服務(wù)的過程中需要對數(shù)據(jù)進(jìn)行Poseidon哈希運(yùn)算，這一計(jì)算過程需要消耗大量的算力，是整個(gè)Filecoin系統(tǒng)運(yùn)行的性能瓶頸之一。

目前，應(yīng)用最為廣泛的Filecoin軟件實(shí)現(xiàn)是由Protocol Labs基于Go語言編寫的Lotus。可以將Lotus理解為用戶與整個(gè)Filecoin存儲(chǔ)網(wǎng)絡(luò)進(jìn)行交互的接口。該項(xiàng)目在Poseidon加速電路的基礎(chǔ)上，為Lotus提供了訪問底層FPGA硬件加速器的軟件接口，同時(shí)通過Lotus-Bench對FPGA的加速性能進(jìn)行了測試和比較。

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Poseidon哈希算法概述Poseidon哈希函數(shù)的計(jì)算流程大致如下圖所示，從輸入和輸出的角度看，Poseidon哈希函數(shù)將輸入的t個(gè)有限域元素組成的向量映射到一個(gè)輸出有限域元素。對于本次課題加速的Filecoin Poseidon實(shí)例，t的取值可以是3、5、9或12，同時(shí)每個(gè)元素的位寬為255 Bit。具體的計(jì)算過程由RF次Full Round循環(huán)和RP 次Partial Round循環(huán)組成。每次循環(huán)迭代都需要依次完成Add Round Constants常數(shù)模加、S-Box五次方模冪和MDS Mixing向量-矩陣模乘三個(gè)階段的計(jì)算。

基于上述算法流程的介紹，Poseidon哈希函數(shù)硬件加速的難點(diǎn)主要分為三個(gè)層面：

a.基本運(yùn)算單元： Poseidon哈希函數(shù)的基本運(yùn)算單元包括模加和模乘。電路實(shí)現(xiàn)上模運(yùn)算中的取余操作需要更加復(fù)雜的結(jié)構(gòu)，同時(shí)操作數(shù)高位寬的特點(diǎn)也給電路設(shè)計(jì)提出了很大的挑戰(zhàn)；

b.向量-矩陣乘法模塊： Poseidon中需要完成最高寬度為12的向量-矩陣乘法，其中涉及大量的乘加運(yùn)算，是整個(gè)函數(shù)計(jì)算的性能瓶頸之一；

c.整體電路架構(gòu)： Poseidon哈希函數(shù)的計(jì)算需要完成（RF+RP）次的循環(huán)迭代，而由于FPGA硬件資源的限制，無法將所有的循環(huán)在電路上展開得到一個(gè)全流水線的架構(gòu)，需要設(shè)計(jì)額外的電路結(jié)構(gòu)實(shí)現(xiàn)計(jì)算資源的復(fù)用。

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基于SpinalHDL和Cocotb的電路設(shè)計(jì)與驗(yàn)證本次項(xiàng)目中采用了基于Scala的硬件生成器語言 SpinaHDL和基于Python的驗(yàn)證框架Cocotb完成Poseidon 加速器IP的設(shè)計(jì)與驗(yàn)證。這兩種新興的設(shè)計(jì)和驗(yàn)證工具極大提升了硬件開發(fā)的效率和質(zhì)量。

3.1 SpinalHDL硬件描述語言

和RISC-V處理器開發(fā)中常用的Chisel類似，SpinalHDL是一種基于高級編程語言Scala的硬件生成器語言HCL（HCL： Hardware Construction Language）?；赟pinalHDL的硬件開發(fā)流程：首先需要使用Scala以及SpinalHDL中提供的電路單元描述整體的電路結(jié)構(gòu)，然后編譯運(yùn)行Scala代碼生成對應(yīng)的Verilog程序，并在Verilog代碼的基礎(chǔ)上完成仿真、調(diào)試以及綜合等流程。

SpinalHDL提升硬件設(shè)計(jì)效率主要分成兩個(gè)方面：首先，Spinal建立在Scala高級編程語言的基礎(chǔ)上，因此能夠使用Scala中各種高級的編程特性提升電路描述的能力，具體包括：

a.面向?qū)ο缶幊蹋篠cala中面向?qū)ο蟮木幊烫匦越o硬件電路設(shè)計(jì)帶來了更強(qiáng)的參數(shù)化能力，極大提升代碼的復(fù)用性。例如，在本次項(xiàng)目中我們?yōu)镻oseidon加速器設(shè)計(jì)了一個(gè)配置類，這個(gè)配置類中包含了數(shù)據(jù)位寬、輸入向量寬度等，通過修改配置類的參數(shù)，能夠高效地將本項(xiàng)目中實(shí)現(xiàn)的Filecoin Poseidon加速電路適配到其他的應(yīng)用中。

b.遞歸：很大一部分電路的結(jié)構(gòu)都具備遞歸的特點(diǎn)，如果使用遞歸的編程特性進(jìn)行電路描述能夠極大地提升開發(fā)效率，同時(shí)提升代碼的復(fù)用性。

c.函數(shù)式編程：函數(shù)式編程是基于變量之間的映射關(guān)系來對系統(tǒng)進(jìn)行建模，相比常用的面向過程的編程方式，函數(shù)式編程更加符合電路并行的特點(diǎn)。

在Scala的基礎(chǔ)上，SpinalHDL在硬件開發(fā)上的優(yōu)勢包括：

a.和Verilog相同的電路描述粒度：和同樣基于高級編程語言進(jìn)行電路描述的高層次綜合工具HLS不同，Spinal仍然是在結(jié)構(gòu)層面對電路進(jìn)行建模，同時(shí)其具備和Verilog相同的電路描述粒度，如下表所示，所有Verilog可綜合的語法元素都能在SpinalHDL中找到相對應(yīng)的部分：

b.豐富的電路元件抽象： SpinalHDL為硬件設(shè)計(jì)提供了豐富的電路元件抽象，例如狀態(tài)機(jī)、計(jì)數(shù)器以及總線控制器等，能夠使開發(fā)者避免重復(fù)實(shí)現(xiàn)底層的基礎(chǔ)模塊進(jìn)而從更高的層次構(gòu)建電路；

c.更加可靠的電路描述方式：首先，SpinalHDL為電路設(shè)計(jì)提供了更加準(zhǔn)確的描述模型，例如，Verilog中只能使用wire描述信號(hào)，而Spinal提供了包括UInt（無符號(hào)整數(shù)）、SInt（有符號(hào)整數(shù)）、Bits（比特信號(hào)）等更加精確的描述模型。在此基礎(chǔ)上，SpinalHDL在編譯生成Verilog代碼的過程中會(huì)對電路描述進(jìn)行相應(yīng)的設(shè)計(jì)規(guī)則檢查，包括： Bits信號(hào)不能用于算術(shù)運(yùn)算、信號(hào)連接時(shí)的位寬匹配、誤用鎖存器等問題。

3.2 Cocotb驗(yàn)證框架

Cocotb是一種開源的基于Python的數(shù)字電路驗(yàn)證框架，該驗(yàn)證框架的具體工作模式如下圖所示。開發(fā)者可以完全在Python環(huán)境中完成測試功能的代碼實(shí)現(xiàn)，而Cocotb框架通過VPI接口與仿真器中的待測模型進(jìn)行交互。目前Cocotb已經(jīng)可以支持大部分的仿真器包括：Verilator、Synopsis VCS和Modelsim等。

Cocotb在電路功能驗(yàn)證上的優(yōu)勢主要包括：

a.Python高效簡潔的表達(dá)能力提升測試代碼的編寫效率;

b.復(fù)用Python豐富的生態(tài)搭建參考模型；

c.使用pytest、pytest-parallel、cocotb-test等軟件測試框架對代碼進(jìn)行更加高效的管理。

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總體方案設(shè)計(jì)加速系統(tǒng)的架構(gòu)設(shè)計(jì)如下圖所示。整個(gè)系統(tǒng)主要分為CPU服務(wù)器和FPGA加速卡兩個(gè)主體。CPU服務(wù)器運(yùn)行Filecoin的具體軟件實(shí)現(xiàn)Lotus提供數(shù)據(jù)存儲(chǔ)服務(wù)，當(dāng)需要進(jìn)行Poseidon哈希函數(shù)的計(jì)算時(shí)，服務(wù)器以DMA的方式將數(shù)據(jù)傳輸?shù)絇oseidon硬件加速器當(dāng)中進(jìn)行哈希計(jì)算。Poseidon加速器完成計(jì)算后以相同的方式將哈希結(jié)果傳回處理器內(nèi)存中。

其中FPGA硬件系統(tǒng)主要由三個(gè)部分組成：

a.AMD Xilinx XDMA IP：實(shí)現(xiàn)數(shù)據(jù)從CPU內(nèi)存到FPGA的搬運(yùn)；同時(shí)負(fù)責(zé)PCIe外設(shè)總線到FPGA片內(nèi)AXI-Stream總線的轉(zhuǎn)換；

b.異步FIFO：XDMA輸出總線的時(shí)鐘頻率固定為250MHz，而Poseidon加速器IP的工作頻率在100-200MHz左右，異步FIFO實(shí)現(xiàn)了這兩部分之間的跨時(shí)鐘域數(shù)據(jù)傳輸；

c.Poseidon加速器：整個(gè)FPGA加速卡的核心部分，負(fù)責(zé)Poseidon哈希函數(shù)的計(jì)算加速。

在上述系統(tǒng)架構(gòu)設(shè)計(jì)的基礎(chǔ)上，本次課題研究中實(shí)際搭建的FPGA硬件系統(tǒng)如下。和上圖展示的硬件架構(gòu)圖相比，實(shí)際的FPGA硬件系統(tǒng)中增加了Utility、Buffer、Utility Vector Logic和Clock Wizard等模塊來處理時(shí)鐘和復(fù)位信號(hào)。

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Poseidon加速器 IP 設(shè)計(jì)在上述FPGA系統(tǒng)架構(gòu)設(shè)計(jì)的基礎(chǔ)上，這部分內(nèi)容將介紹其中的核心模塊Poseidon加速器IP的設(shè)計(jì)與實(shí)現(xiàn)細(xì)節(jié)。對于任意算法的硬件加速器，其設(shè)計(jì)與實(shí)現(xiàn)大體上都可以分成單元運(yùn)算電路和整體硬件架構(gòu)兩部分。對于單元運(yùn)算電路而言，諸如加法器、乘法器和模乘器等，其設(shè)計(jì)的主要目標(biāo)是如何在更少的硬件開銷下達(dá)到更佳的計(jì)算性能。在單元運(yùn)算電路的基礎(chǔ)上，硬件架構(gòu)設(shè)計(jì)需要考慮的是如何提升每個(gè)運(yùn)算單元的利用率，進(jìn)而使加速器整體達(dá)到更高的數(shù)據(jù)吞吐率。本節(jié)將對Poseidon涉及的兩種模運(yùn)算，包括模加和模乘的具體電路實(shí)現(xiàn)以及加速器硬件架構(gòu)的設(shè)計(jì)做詳細(xì)地介紹。

5.1 模加電路的設(shè)計(jì)

任意模運(yùn)算的實(shí)現(xiàn)都可以分成一次普通算術(shù)運(yùn)算和取余運(yùn)算兩部分。對于模加，需要先完成一次普通加法，然后將加法結(jié)果縮減到模數(shù)所規(guī)定的范圍內(nèi)。最簡單的取余方式可以通過一次比較判斷和減法完成，具體如下公式所示：

該算法對應(yīng)硬件電路結(jié)構(gòu)如下圖（a）所示， 具體數(shù)據(jù)通路為：輸入操作數(shù)經(jīng)過一個(gè)加法器后得到加法結(jié)果，將加法結(jié)果同時(shí)傳遞給減法器和比較器，分別得到減去模值和與模值比較的結(jié)果，將比較結(jié)果作為多路選擇器的選通信號(hào)對加法器和減法器的輸出進(jìn)行仲裁后輸出。

除了普通加法和減法操作相結(jié)合的方式外，還可以只通過兩次普通加法實(shí)現(xiàn)相同的模加功能，具體的算法定義如下：

其對應(yīng)的硬件電路結(jié)構(gòu)由兩個(gè)加法器和一個(gè)多路選擇器組成，如上圖（b）所示，具體數(shù)據(jù)通路為：輸入操作數(shù)經(jīng)過第一個(gè)加法器，輸出兩數(shù)之和與進(jìn)位；兩數(shù)之和繼續(xù)輸入第二個(gè)加法器，將兩次加法的進(jìn)位進(jìn)行或運(yùn)算后，作為多路選擇器的選通信號(hào)對兩次加法結(jié)果進(jìn)行仲裁后輸出。

上述兩種模加的實(shí)現(xiàn)方式均需要兩個(gè)加/減法器，分別完成加法和取余的計(jì)算步驟，然后經(jīng)過一個(gè)多路選擇器仲裁后輸出，而第二種方法通過與門生成對應(yīng)的選通信號(hào)，相比前一種方式能夠節(jié)約一個(gè)比較器的電路開銷。具體的實(shí)現(xiàn)中，由于Poseidon操作數(shù)位寬為255比特，在代碼中直接實(shí)現(xiàn)單周期加法器會(huì)對整體的時(shí)序產(chǎn)生較大的影響。為了提高電路的工作頻率，我們將圖（b）中兩個(gè)255比特加法器進(jìn)行了全流水線化，每個(gè)加法器進(jìn)行五級流水線的分割，并在多路選擇器的輸出端添加一級寄存器，使得整體模加電路總共包含11級流水延遲。流水線化后的模加電路結(jié)構(gòu)如上圖 （c） 所示。

5.2 模乘電路的設(shè)計(jì)

和模加電路類似，模乘的實(shí)現(xiàn)也可以分解成一次普通的乘法運(yùn)算和取余兩個(gè)步驟。這兩個(gè)步驟分別對應(yīng)模乘實(shí)現(xiàn)過程中的兩個(gè)難點(diǎn)。

首先，從普通乘法的角度，Poseidon哈希函數(shù)操作數(shù)的位寬為255Bit。本項(xiàng)目中解決高位寬乘法的方式為： 將其分解成若干并行的小乘法器，而小乘法器通過調(diào)用FPGA中嵌入的DSP模塊實(shí)現(xiàn)，具體的分解方式采用了Karatsuba-Offman算法，其算法定義如下公式所示：

上述算法對應(yīng)的乘法器拆分結(jié)構(gòu)如下圖，每次拆分后乘法器位寬減半，但數(shù)量上增加兩倍，同時(shí)需要引入額外的加/減法器?；谶f歸的思想，圖中的三個(gè)乘法器還可以不斷地進(jìn)行拆分，直至位寬滿足需求。本次項(xiàng)目中對255比特的乘法器進(jìn)行了三次拆分，最終分解為27個(gè)并行的34-Bit乘法器。而34比特乘法器則通過調(diào)用AMD Xilinx提供的乘法器IP實(shí)現(xiàn)。

其次，從取余的角度，和模加中通過減/加法即可實(shí)現(xiàn)不同，模乘運(yùn)算的取余通常需要在除法的基礎(chǔ)上完成，而除法器需要復(fù)雜的電路結(jié)構(gòu)同時(shí)會(huì)消耗大量邏輯資源，對于硬件實(shí)現(xiàn)不夠友好。因此，大部分模乘電路的設(shè)計(jì)都采用了優(yōu)化的取余方式，將除法轉(zhuǎn)換成其他容易在硬件上實(shí)現(xiàn)的算術(shù)運(yùn)算。本次項(xiàng)目基于Montgomery Reduction算法實(shí)現(xiàn)模乘器電路。Montgomery算法的基本思想是通過數(shù)域轉(zhuǎn)換的方式，將操作數(shù)和運(yùn)算結(jié)果轉(zhuǎn)換到Montgomery域內(nèi)，在該數(shù)域內(nèi)取余計(jì)算中的除法可以簡化成移位實(shí)現(xiàn)，具體的算法定義如下所示：

具體的電路實(shí)現(xiàn)結(jié)構(gòu)如下圖所示，其數(shù)據(jù)通路主要由三個(gè)級聯(lián)的乘法器以及兩個(gè)加法器組成。

5.3 加速器架構(gòu)設(shè)計(jì)

基于第二部分中算法流程的定義，項(xiàng)目中實(shí)現(xiàn)的Poseidon加速器的具體硬件架構(gòu)如下圖所示。在Poseidon單次迭代的算法流程的基礎(chǔ)上， 加速器的實(shí)現(xiàn)針對具體的FPGA架構(gòu)特點(diǎn)和硬件資源限制做了如下幾點(diǎn)優(yōu)化：

a.流水線處理：

為了提高加速器的工作頻率，對Poseidon加速器的數(shù)據(jù)通路進(jìn)行了流水線化的處理。數(shù)據(jù)通路主要由模乘和模加單元組成，而每個(gè)模運(yùn)算單元的組合邏輯路徑都進(jìn)行了充分的切割，其中模加運(yùn)算包含了11級流水，而Montgomery模乘器分割成了43級流水，整個(gè)計(jì)算通路總共由兩百級左右的流水組成。

b.折疊的設(shè)計(jì)思路：

Poseidon哈希算法總共由（RF+RP）次迭代組成，對于Filecoin Poseidon實(shí)例，根據(jù)中間狀態(tài)向量大小的不同，總共需要63 - 65次循環(huán)。由于FPGA硬件資源的限制，設(shè)計(jì)中不可能將所有循環(huán)都在電路上展開。因此需要基于折疊的思路，即時(shí)分復(fù)用的方式，在有限的循環(huán)單元上完成Poseidon哈希算法的所有迭代。具體的實(shí)現(xiàn)里，每個(gè)PoseidonLoop都可以完成一次Partial Round或Full Round的計(jì)算，而整個(gè)PoseidonLoop的數(shù)據(jù)通路呈環(huán)狀結(jié)構(gòu)，輸入數(shù)據(jù)在環(huán)中不斷的流動(dòng)，直至所有迭代完成后輸出。

c.并行計(jì)算：

Poseidon加速器IP中配置了兩個(gè)相同的PoseidonLoop核心模塊，并行地進(jìn)行Poseidon哈希函數(shù)的計(jì)算。

基于上述架構(gòu)設(shè)計(jì)，整個(gè)Poseidon加速器的工作流程主要可以分成三個(gè)階段：

a.輸入階段： AXIStreamReceiver模塊接收XDMA IP以AXI-Stream總線協(xié)議傳送來的輸入數(shù)據(jù)，并將其轉(zhuǎn)換成加速器內(nèi)部的數(shù)據(jù)傳輸格式。PoseidonDispatcher負(fù)責(zé)將AXIStreamReceiver輸出的數(shù)據(jù)分發(fā)到兩個(gè)迭代單元中。

b.計(jì)算階段：輸入數(shù)據(jù)在兩個(gè)PoseidonLoop的環(huán)形數(shù)據(jù)通路中不斷流動(dòng)，直至所有循環(huán)完成后輸出；

c.輸出階段：StreamArbiter對兩個(gè)迭代模塊PoseidonLoop的輸出進(jìn)行仲裁后傳遞給AXIStreamTransmitter模塊，而AXIStreamTransmitter模塊負(fù)責(zé)將內(nèi)部數(shù)據(jù)傳輸格式轉(zhuǎn)換成AXI4-Stream總線形式輸出。

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性能測試在上文中介紹的FPGA硬件系統(tǒng)和其中Poseidon加速器IP的基礎(chǔ)上，我們通過Vivado集成開發(fā)環(huán)境將其實(shí)現(xiàn)在了Varium C1100 FPGA加速卡上，該板卡搭載了AMD Xilinx Virtex UltraScale+系列的FPGA芯片，具體芯片型號(hào)為具體型號(hào)為XCU55N-FSVH2892-2L-E。整個(gè)硬件系統(tǒng)實(shí)現(xiàn)（Implementation）后的報(bào)告以及性能測試結(jié)果如下：

6.1 Vivado Implementation 報(bào)告

整體硬件加速系統(tǒng)綜合實(shí)現(xiàn)后邏輯資源消耗情況如下表所示：

各項(xiàng)FPGA資源中DSP Slices（70.01%）和LUT（61.15%）的消耗最多， 主要用于255-Bit Montgomery模乘電路的實(shí)現(xiàn)上。這兩項(xiàng)資源的不足也限制了在加速器中配置更多模乘器來提升計(jì)算并行度和整體的加速性能。

在時(shí)序上，實(shí)現(xiàn)（Implementation）后Poseidon加速器剛好能夠滿足100MHz工作頻率的要求。關(guān)鍵路徑上，建立（set up）時(shí)間的余量為0.069ns，保持（hold）時(shí)間的余量為0.01ns。

除了資源和時(shí)序外，F(xiàn)PGA實(shí)現(xiàn)后的功耗信息如下圖所示。由下圖可見，在運(yùn)行我們設(shè)計(jì)的加速器硬件時(shí)，F(xiàn)PGA芯片的整體功耗在24.7W左右。而我們在性能測試中使用的RTX 3070 GPU加速卡的運(yùn)行功耗在120W左右。

6.2 計(jì)算性能測試

a.吞吐率測試：在 AMD Xilinx提供的XDMA驅(qū)動(dòng)的基礎(chǔ)上項(xiàng)目中為加速器編寫了簡單的性能測試程序。該測試程序向FPGA加速器寫入一定數(shù)量的輸入數(shù)據(jù)，并記錄加速器完成所有數(shù)據(jù)哈希運(yùn)算所需要的時(shí)間。基于該測試程序，我們分別測試了Poseidon加速器在三種長度輸入數(shù)據(jù)下的性能表現(xiàn)。當(dāng)輸入數(shù)據(jù)的大小為 arity2，加速器在0.877秒內(nèi)完成了850000次的哈希運(yùn)算，數(shù)據(jù)吞吐率可達(dá)到29.1651MB/s， 即每秒大約能夠完成1M次哈希運(yùn)算；

b.Lotus-Bench測試結(jié)果：Lotus中提供了計(jì)算機(jī)硬件在Filecoin計(jì)算負(fù)載下性能表現(xiàn)的基準(zhǔn)測試程序Lotus-Bench；該測試更加接近實(shí)際的工作負(fù)載，能夠得到更加準(zhǔn)確的測試結(jié)果。在Lotus-Bench的基礎(chǔ)上，我們分別測試了CPU， GPU和FPGA 在preCommit階段（該階段主要完成Poseidon哈希函數(shù)的計(jì)算）處理512MB數(shù)據(jù)所需要的時(shí)間。FPGA在 Lotus-Bench 測試下的算力可達(dá)到 15.65MB/s，大約是AMD Ryzen 5900X CPU實(shí)現(xiàn)的2倍，但和RTX 3070 GPU的加速性能相比仍有很大的提升空間。

總結(jié)

本項(xiàng)目為Filecoin區(qū)塊鏈應(yīng)用中的Poseidon哈希函數(shù)提供了基于FPGA的加速方案。硬件上，我們基于AMD Xilinx Varium C1100 FPGA板卡搭建了一個(gè)完整的加速系統(tǒng)，該系統(tǒng)主要由XDMA、FIFO以及Poseidon加速器IP三部分組成。其中，Poseidon加速器IP是整個(gè)系統(tǒng)的核心部分，其設(shè)計(jì)與實(shí)現(xiàn)主要可以分成單元運(yùn)算電路和整體架構(gòu)兩個(gè)部分。在單元運(yùn)算電路的實(shí)現(xiàn)中，我們基于Karatsuba-Offman算法將高位寬乘法分解成若干并行的小乘法器實(shí)現(xiàn)，同時(shí)采用Montgomery Reduction算法將取余過程中復(fù)雜的除法運(yùn)算轉(zhuǎn)換成乘法實(shí)現(xiàn)。在加速器架構(gòu)的設(shè)計(jì)上，我們針對具體的FPGA硬件資源限制，基于流水線和折疊技術(shù)設(shè)計(jì)了一個(gè)串行的Poseidon計(jì)算架構(gòu)。最終，F(xiàn)PGA加速系統(tǒng)能夠工作在100MHz并為Filecoin提供兩倍于AMD Ryzen 5900X處理器的加速性能?！　?/p>