FPGA技術(shù)：了解HLS的實(shí)現(xiàn)機(jī)理

HLS (high-level synthesis)稱(chēng)為高級(jí)綜合, 它的主要功能是用 C/C++為FPGA開(kāi)發(fā)算法。這將提升FPGA 算法開(kāi)發(fā)的生產(chǎn)力。

Xilinx最新的HLS是Vitis HLS。在Vivado 2020版本中替代原先的Vivado HLS, 功能略有差異。

HLS 的機(jī)理

簡(jiǎn)單地講，HLS采樣類(lèi)似C語(yǔ)言來(lái)設(shè)計(jì)FPGA 邏輯。但是要實(shí)現(xiàn)這個(gè)目標(biāo)，還是不容易的。畢竟軟件和硬件的功能實(shí)現(xiàn)存在非常大的差別。軟件主要針對(duì)順序程序執(zhí)行。即便是平行程序執(zhí)行，也是通過(guò)OS 的任務(wù)調(diào)度CPU 的資源。宏觀上是并發(fā)執(zhí)行，而微觀上仍然是順序占用CPU 執(zhí)行的。另一方面，基于FPGA 硬件邏輯，如果沒(méi)有上下文關(guān)聯(lián)，完全可以并行運(yùn)行。在沒(méi)有特別語(yǔ)法規(guī)則下，講C語(yǔ)言程序轉(zhuǎn)換成為硬件邏輯，并且盡量實(shí)現(xiàn)硬件的并行執(zhí)行是有難度的。人們?yōu)榇搜芯苛藢⒔?0年。

在這個(gè)領(lǐng)域的主要貢獻(xiàn)者是康奈爾大學(xué)的張志如博士，他是康奈爾大學(xué)ECE學(xué)院助理教授，計(jì)算機(jī)系統(tǒng)實(shí)驗(yàn)室成員。他目前的研究重點(diǎn)是異構(gòu)計(jì)算的高級(jí)設(shè)計(jì)自動(dòng)化。他的作品獲得了 TODAES 的最佳論文獎(jiǎng)和 ICCAD 的最佳論文提名。2006 年，他與人共同創(chuàng)立了 AutoESL Design Technologies, Inc.，將他關(guān)于高層次綜合的博士論文研究商業(yè)化。AutoESL 于 2011 年被 Xilinx 收購(gòu)，收購(gòu)后 AutoESL 工具更名為 Vivado HLS。

了解了HLS 的實(shí)現(xiàn)機(jī)理，有助于編寫(xiě)出高效率的HLS 邏輯。

軟件編譯器講高級(jí)語(yǔ)言翻譯成為機(jī)器語(yǔ)言。主要關(guān)注的語(yǔ)言的語(yǔ)法轉(zhuǎn)換規(guī)則，相比之下，HLS 的翻譯難度更大一些，模塊中的語(yǔ)句形式上是前后順序排列。但是HLS盡力轉(zhuǎn)換成為并行執(zhí)執(zhí)行的硬件邏輯。并且通過(guò)數(shù)據(jù)流，管道等技術(shù)實(shí)現(xiàn)硬件優(yōu)化。筆者看來(lái)，HLS 的編譯技術(shù)是非常了不起的。

HLS的目標(biāo)是根據(jù)用戶(hù)提供的輸入和限制自動(dòng)替用戶(hù)做出很多決定，HLS自動(dòng)完成以下曾經(jīng)需要手動(dòng)完成的工作。

HLS自動(dòng)分析并利用一個(gè)算法中潛在的并發(fā)性

HLS自動(dòng)在需要的路徑上插入寄存器，并自動(dòng)選擇最理想的時(shí)鐘

HLS自動(dòng)產(chǎn)生控制數(shù)據(jù)在一個(gè)路徑上出入方向的邏輯

HLS自動(dòng)完成設(shè)計(jì)的部分與系統(tǒng)中其他部分的接口

HLS自動(dòng)映射數(shù)據(jù)到儲(chǔ)存單位以平衡資源使用與帶寬

HLS自動(dòng)將程序中計(jì)算的部分對(duì)應(yīng)到邏輯單位，在實(shí)現(xiàn)等效計(jì)算的前提下自動(dòng)選取最有效的實(shí)施方式。

下面是一個(gè)簡(jiǎn)單的例子

從圖可見(jiàn)，為了在時(shí)鐘脈沖下控制程序的執(zhí)行，在轉(zhuǎn)換后，添加了一個(gè)有限狀態(tài)機(jī)。

下面是循環(huán)的機(jī)制：

由兩個(gè)狀態(tài)控制一個(gè)循環(huán)。

HLS 對(duì)循環(huán)語(yǔ)句實(shí)現(xiàn)多種優(yōu)化

unroll

pipeline

看出缺省方式和PIPELINE的差比，速度提高了一倍。

任務(wù)的并行執(zhí)行（Task Parallelism with HLS）

HLS 中將每一個(gè)語(yǔ)句看作為一個(gè)任務(wù)，它們可能是一個(gè)語(yǔ)句，或者是一個(gè)函數(shù)調(diào)用。例如一個(gè)函數(shù)中調(diào)用4個(gè)函數(shù)，A，B，C，D 。在C語(yǔ)言中，A，B，C，D是依次執(zhí)行的。但是在HLS 的實(shí)現(xiàn)中，如果A，B，C，D四個(gè)模塊沒(méi)有數(shù)據(jù)的依賴(lài)關(guān)系的話(huà)，它們完全可以并行地執(zhí)行。

我們假設(shè)， A 在兩個(gè)不同的數(shù)組中為 B 和 C 生成數(shù)據(jù)，而 D 使用數(shù)據(jù)來(lái)自 B 和 C 生成的兩個(gè)不同數(shù)組。讓我們假設(shè)這種“鉆石”通信模式將運(yùn)行兩次（兩次調(diào)用），并且這兩次運(yùn)行是獨(dú)立的。

void diamond (data_t vecIn[N],data_t vecOut[N]) {

data_t c1[N],c2[N],c3[N],c4[N];

funcA(vecIn,c1,c2);

funcB(c1,c3);

funcC(c2,c4);

funcD(c3,c4,vecOut);

}

這是一種所謂“鉆石”形鏈接（“diamond” shape connectivity.）。

全順序執(zhí)行對(duì)應(yīng)于圖 1 中的圖，其中圓圈表示用于實(shí)現(xiàn)序列化的某種形式的同步。

在菱形示例中，B 和 C 是完全獨(dú)立的：它們不通信，不訪(fǎng)問(wèn)共享內(nèi)存資源，如果不需要共享計(jì)算資源，則可以期望它們并行執(zhí)行。這導(dǎo)致了圖 2 中的圖表，在一次運(yùn)行中具有一種 fork-join 并行性形式：B 和 C 在 A 結(jié)束后并行執(zhí)行，D 等待 B 和 C，但下一次運(yùn)行仍然是序列化的。

讓我們走得更遠(yuǎn)一點(diǎn)。到目前為止，之前的執(zhí)行模式在調(diào)用中利用了任務(wù)級(jí)并行性。重疊連續(xù)運(yùn)行呢？如果它們是真正獨(dú)立的，但如果每個(gè)函數(shù)（即 A、B、C 或 D）重用與之前運(yùn)行相同的計(jì)算硬件，我們可能仍希望執(zhí)行，例如，并行執(zhí)行 A 的第二次調(diào)用B 和 C 的第一次調(diào)用。這是一種跨調(diào)用的任務(wù)級(jí)流水線(xiàn)形式，導(dǎo)致如圖 3 所示的圖表。吞吐量現(xiàn)在得到了提高，因?yàn)樗艿剿腥蝿?wù)之間的最大延遲的限制，而不是它們的延遲之和。每次運(yùn)行的延遲不變，但多次運(yùn)行的總延遲減少了。

這些看起來(lái)好復(fù)雜的樣子，但是HLS 為我們實(shí)現(xiàn)了細(xì)節(jié)。我們只需了解這些機(jī)理就可以了。

C語(yǔ)言與硬件組件的區(qū)別

HLS 采用了C語(yǔ)言描述邏輯，它們的對(duì)應(yīng)關(guān)系如下：

但是，HLS 對(duì)C語(yǔ)言又做出了一些限制：

不使用動(dòng)態(tài)內(nèi)存分配（不使用malloc(),free(),new和delete()）

減少使用指針對(duì)指針的操作

不使用系統(tǒng)調(diào)用（例如abort(),exit(),printf()），我們可以在其他代碼例如測(cè)試平臺(tái)上使用這些指令，但是綜合的時(shí)候這些指令會(huì)被無(wú)視（或直接刪掉）

減少使用其他標(biāo)準(zhǔn)庫(kù)里的內(nèi)容（支持math.h里常用的內(nèi)容，但還是有一些不兼容）

減少使用C++中的函數(shù)指針和虛擬函數(shù)

不使用遞歸方程

精準(zhǔn)的表達(dá)我們的交互接口

結(jié)束語(yǔ)

HLS 采用C語(yǔ)言來(lái)描述FPGA 邏輯，這將全面提升FPGA 設(shè)計(jì)的生產(chǎn)力。但是HLS 的代碼生成與C語(yǔ)言基于語(yǔ)法的編譯要復(fù)雜的多。HLS 盡力實(shí)現(xiàn)并行操作和優(yōu)化。不然就只是一個(gè)玩具。

盡管HLS 實(shí)現(xiàn)機(jī)制極為復(fù)雜，但是對(duì)于FPGA 算法設(shè)計(jì)者而言，了解內(nèi)部機(jī)理就可以了，并不需要了解更多細(xì)節(jié)，這就是HLS的高級(jí)之處。

編輯：黃飛

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