FPGA主時(shí)鐘約束詳解 Vivado添加時(shí)序約束方法

在FPGA設(shè)計(jì)中，時(shí)序約束的設(shè)置對(duì)于電路性能和可靠性都至關(guān)重要。在上一篇的文章中，已經(jīng)詳細(xì)介紹了FPGA時(shí)序約束的基礎(chǔ)知識(shí)。

本文將重點(diǎn)講解主時(shí)鐘約束設(shè)置，給出詳細(xì)的約束命令，并介紹了在Vivado中如何寫(xiě)入主時(shí)鐘約束。

一、主時(shí)鐘約束

主時(shí)鐘是FPGA電路中最基礎(chǔ)的時(shí)鐘，其穩(wěn)定性和精確性對(duì)電路的穩(wěn)定運(yùn)行有著至關(guān)重要的作用。在時(shí)序約束中，我們需要準(zhǔn)確地定義主時(shí)鐘的時(shí)鐘約束，以確保電路的時(shí)序約束得以實(shí)現(xiàn)。

在Vivado中，我們可以使用create_clock命令來(lái)定義主時(shí)鐘的時(shí)鐘約束，其語(yǔ)法如下：

create_clock -name clock_name?> -period clk_period?> [ -waveform {rise_time?> fall_tim

這里需要注意的是使用create_clock創(chuàng)建的時(shí)鐘必須是主時(shí)鐘primary clock。

FPGA中的主時(shí)鐘通常有兩種來(lái)源：

• 由外部時(shí)鐘源（晶振）提供，通過(guò)引腳進(jìn)入。
• 帶高速收發(fā)器(GT)FPGA芯片型號(hào)，有GT時(shí)鐘RXOUTCLK或TXOUTCLK。

對(duì)于Xilinx 7系列FPGA，需要對(duì)GT的兩個(gè)時(shí)鐘都添加約束，但對(duì)于UltraScale以及以上系列FPGA，只需對(duì)GT的輸入時(shí)鐘約束即可。

1、外部輸入的單端主時(shí)鐘信號(hào)

設(shè)定從引腳clk輸入外部時(shí)鐘，時(shí)鐘周期為12ns，占空比50%，相移為0，則主時(shí)鐘約束如下所示：

create_clock -period 12 [get_ports clk] 

如果存在相移為90，則主時(shí)鐘約束變?yōu)?/p>

create_clock -period 12 -waveform {3 9} [get_ports clk]

2、外部輸入的差分時(shí)鐘信號(hào)

PGA差分時(shí)鐘是指通過(guò)時(shí)鐘管腳的P端和N端共同進(jìn)來(lái)的時(shí)鐘信號(hào)。通常應(yīng)用于高頻或精度要求較高的場(chǎng)合，它的作用是消除共模噪聲，從而提高系統(tǒng)性能。

只需要約束差分時(shí)鐘的P端即可，不能同時(shí)約束P端和N端，N端可以被軟件自動(dòng)識(shí)別到。

比如差分時(shí)鐘sys_clk_p和sys_clk_n，時(shí)鐘周期為6.667ns，則約束為：

create_clock -name sys_clk -period 6.667 [get_ports sys_clk_p]

3、高速收發(fā)器GT時(shí)鐘信號(hào)

FPGA高速收發(fā)器GT時(shí)鐘信號(hào)，是指在FPGA中使用高速收發(fā)器GT（Gigabit Transceiver）進(jìn)行信號(hào)收發(fā)時(shí)，需要使用與其速率相匹配的時(shí)鐘信號(hào)進(jìn)行同步傳輸。這樣做可以確保信號(hào)穩(wěn)定地傳輸，避免了數(shù)據(jù)傳輸中可能出現(xiàn)的誤碼情況。

比如時(shí)鐘源由高速收發(fā)器gt0提供，則時(shí)序約束為：

create_clock -name rx0_outclk -period 3.333 [get_pins gt0/RXOUTCLK]
 create_clock -name tx0_outclk -period 3.333 [get_pins gt0/TXOUTCLK]

二、Vivado添加時(shí)序約束

1、新建XDC文件，或添加已有的XDC文件

點(diǎn)擊“+”號(hào)，選擇“add or create constras”，點(diǎn)擊下一步。

選擇“create file”，填入時(shí)序文件名即可。

2、添加時(shí)序約束

（1）方法1

直接打開(kāi)XDC文件，寫(xiě)入時(shí)序約束語(yǔ)句即可

（2）方法2

在將工程綜合Synthesis完成后，點(diǎn)開(kāi)“Open Synthesized Design”，等待打開(kāi)完成后，直接在TCL console窗口中輸入時(shí)序約束語(yǔ)句，回車(chē)即可。

（3）方法3

在將工程綜合Synthesis完成后，點(diǎn)開(kāi)“Edit Timing Constraints”，等待打開(kāi)GUI界面。

在“分類區(qū)”選中要?jiǎng)?chuàng)建的約束類型，點(diǎn)擊“+”號(hào)，創(chuàng)建約束，彈出約束創(chuàng)建界面。

點(diǎn)擊source objects右側(cè)的“...”，打開(kāi)模塊接口搜索界面，并點(diǎn)擊find按鈕，選中“sys_clk”信號(hào)，點(diǎn)擊“右箭頭”，最后點(diǎn)擊set即可。

最后輸入時(shí)鐘名，時(shí)鐘周期，和波形參數(shù)即可，點(diǎn)擊ok，并“ctrl + S”保存即可。

三、總結(jié)

主時(shí)鐘約束是FPGA中常見(jiàn)的操作，必須掌握，本文詳細(xì)介紹了操作命令和操作示范，希望可以幫助到大家學(xué)習(xí)并掌握這個(gè)知識(shí)。