多片F(xiàn)PGA原型的兩種分割方式介紹

綜合工具的任務(wù)是將SoC設(shè)計映射到可用的FPGA資源中。自動化程度越高，構(gòu)建基于FPGA的原型的過程就越容易、越快。

SoC設(shè)計到FPGA原型設(shè)計的三個“定律”：

法則1：SoC規(guī)模一般大于單個FPGA規(guī)模（SoC的規(guī)模一般比較大）

法則2：SoC速率比FPGA速率更快（FPGA雖快但不及SoC快）

法則3：SoC設(shè)計方法和FPGA設(shè)計方法是有些不一致的（需要移植）

這些“定律”的會帶來如下挑戰(zhàn)：

a)? 設(shè)計可能需要分割到多片F(xiàn)PGA系統(tǒng)；

b)? 該設(shè)計可能無法以全SoC速度運行；

c)? 為了使FPGA就緒，設(shè)計可能需要一些代碼的返工移植工作。

誠然，這些挑戰(zhàn)確實比較大，有時會被打破，例如，一些SoC設(shè)計確實只需要一個FPGA來原型，從而打破了第一條法律。然而，這三條定律很好地提醒了使用基于FPGA的原型時需要克服的主要問題，以及為FPGA做好設(shè)計準(zhǔn)備所需的步驟。

綜合方法? ? ??

執(zhí)行原型設(shè)計的最重要原因之一是與其他驗證方法（如Simulation）相比，實現(xiàn)盡可能高的性能；然而，綜合結(jié)果如果不夠完美會危及這一目標(biāo)。為了實現(xiàn)更快的運行時間，一些合成工具允許使用快速通過的低工作量綜合，或者減少綜合目標(biāo)是很有吸引力的，正是為了這種權(quán)衡。然而，在某些設(shè)計塊中，為了滿足原型的總體性能目標(biāo)，必須獲得最佳的綜合結(jié)果。綜合工具有許多特性，通常對原型開發(fā)人員有益。其中包括：

快速綜合：一種操作模式，其中綜合工具忽略一些完全優(yōu)化的機會，以便更快地完成綜合。通過這種方式，以FPGA性能為代價，可以使運行時間比正常速度快2到3倍。如果綜合運行時間以小時為單位，那么這種快速模式將在原型項目期間節(jié)省許多天或數(shù)周的等待時間?？焖俸铣蛇\行時在最初的分區(qū)和實現(xiàn)試驗中也很有用，因為只需要估計設(shè)計大小和粗略的性能。

增量綜合：在這種操作模式中，設(shè)計被視為每個FPGA內(nèi)的塊或子樹。綜合工具維護每個子樹的歷史版本，并可以注意到新的RTL更改是否影響每個子樹。如果增量綜合識別出子樹沒有改變，那么它將避免重新綜合，而是使用該子樹的歷史版本，從而節(jié)省大量時間。增量綜合引擎的決策作為放置約束被前向注釋到后端布局布線工具，以便保持先前的邏輯映射和布局?？紤]使用增量綜合可以顯著減少從小型設(shè)計變更到FPGA板上最終實現(xiàn)設(shè)計的周轉(zhuǎn)時間。

物理綜合：一種針對物理實現(xiàn)優(yōu)化綜合的功能，其中工具考慮了實際的路由延遲，并產(chǎn)生邏輯布局約束，供布局布線工具使用。該特征通常為設(shè)計產(chǎn)生更快和更準(zhǔn)確的定時閉合。這似乎與我們對上述快速綜合的考慮相矛盾，但通常情況下，原型中的一個特定FPGA難以達到全速，因此選擇性地使用物理綜合是一種使FPGA能夠更快地完成定時關(guān)閉的方式。

盡管FPGA容量已根據(jù)摩爾定律增加，但SoC設(shè)計本身的尺寸和復(fù)雜性也有所增加，因此SoC設(shè)計通常仍大于當(dāng)今最大的FPGA設(shè)備。因此，原型設(shè)計的第一定律越來越在多數(shù)情況下顯得正確，那么FPGA原型設(shè)計者面臨的任務(wù)是將SoC設(shè)計劃分為多個更小的FPGA器件。

RTL級別的分區(qū)? ? ??

當(dāng)在綜合之前對設(shè)計進行分區(qū)時，輸入格式是SoC設(shè)計的RTL。分割的任務(wù)是從總體設(shè)計樹中創(chuàng)建FPGA大小的子設(shè)計的過程，可以在一定程度上實現(xiàn)自動化。下圖顯示了RTL分割工具流程中的步驟。

該流程通常是自上而下執(zhí)行的，這要求分區(qū)工具和它們運行的工作站具有容納整個SoC設(shè)計的能力，其數(shù)據(jù)量可達千兆字節(jié)。因此，工具效率和運行時間可能成為重要因素，需要考慮從RTL更改到新版本的設(shè)計分區(qū)并在原型板上運行。

最初，RTL分割方法要求在整個設(shè)計中進行編譯和合成，這可能會導(dǎo)致運行時間過長，并需要大量的服務(wù)器資源。然而，在所有FPGA上并行執(zhí)行FPGA綜合，這需要分割工具對每個FPGA的最終結(jié)果進行估計，以便推斷每個設(shè)備上IO的時序預(yù)算。好處是，通過并行運行多個綜合工具，總運行時間大大提高。每次RTL更改和bug修復(fù)的周轉(zhuǎn)時間都會相應(yīng)減少，特別是在使用增量綜合布局布線技術(shù)的情況下。

這種流動的缺點是它實際上是一種雙通道流動。為了進行正確的分割，需要了解每個RTL模塊所需的最終FPGA資源。如果可能的話，如果定時驅(qū)動分區(qū)是我們的目標(biāo)，那么每個模塊邊界的時序知識也會很有用。這種對資源和時間的準(zhǔn)確了解只能來自綜合（或者最好來自地點和路線）。因此，在將結(jié)果反饋給分區(qū)器之前，我們需要提前跳過并預(yù)運行綜合。為了估計資源和時間，綜合以快速通過自動模式運行。因此，盡管是兩程流程，但實際上預(yù)合成似乎是單程流程中的額外“估計”步驟。

自頂向下的RTL分割功能最強大的情況是性能，特別是FPGA間性能至關(guān)重要。通過自上而下的工作和使用系統(tǒng)級約束，RTL分割允許同時在多個FPGA之間對時間進行預(yù)算和約束。該合成還更能夠考慮板級延遲和引腳復(fù)用，以便在各自的流中正確地約束各個FPGA。

綜合后網(wǎng)表級別分割? ? ??

下圖顯示了單個模塊如何被合成并分別映射到FPGA元件中，從而產(chǎn)生大量的門級網(wǎng)表。網(wǎng)表被組合成一個層次結(jié)構(gòu)，然后重新分組為FPGA大小可以容納的規(guī)模。同時，為FPGA調(diào)整網(wǎng)表（例如，將門控時鐘更改為啟用），并為將在外部建模的模塊（例如，RAM）創(chuàng)建包裝器。

網(wǎng)表分割的主要優(yōu)點是，只有那些已更改的RTL源文件才被重新合成，而其他RTL文件的結(jié)果不會被更改。綜合生成的網(wǎng)表并進行分區(qū)結(jié)果也很可能是可重用的，除非模塊邊界已經(jīng)改變。這有助于更容易的自動化和作為流編寫腳本。

審核編輯：劉清