1、前言

FPGA實現(xiàn)SDI視頻編解碼目前有兩種方案：

一是使用專用編解碼芯片，比如典型的接收器GS2971，發(fā)送器GS2972，優(yōu)點是簡單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS2972發(fā)送器直接將并行的YCRCB編碼為SDI視頻，缺點是成本較高，可以百度一下GS2971和GS2972的價格；

另一種方案是使用FPGA實現(xiàn)編解碼，利用FPGA的GTP/GTX資源實現(xiàn)解串，優(yōu)點是合理利用了FPGA資源，GTP/GTX資源不用白不用，缺點是操作難度大一些，對FPGA水平要求較高。

本文詳細描述了FPGA純verilog編解碼SDI視頻的實現(xiàn)設計方案，工程代碼編譯通過后上板調試驗證，文章末尾有演示視頻，可直接項目移植，適用于在校學生、研究生項目開發(fā)，也適用于在職工程師做項目開發(fā)，可應用于醫(yī)療、軍工等行業(yè)的數(shù)字成像和圖像傳輸領域；

提供完整的、跑通的工程源碼和技術支持；

工程源碼和技術支持的獲取方式放在了文章末尾，請耐心看到最后；

本設計提供兩套vivado工程；

工程1：

SDI 1080P@30Hz幀視頻輸入解碼后，經(jīng)DDR3緩存，SDI發(fā)送1080P@30Hz幀輸出；

工程2：

FPGA內部生成測試彩條視頻，SDI發(fā)送出去，SDI接收后無緩存HDMI輸出；

2、設計思路和框架

設計思路和框架如下：

SDI經(jīng)DDR3環(huán)出工程設計思路如下：

SDI接收

這里重點將SDI圖像緩存和發(fā)送部分：

SDI緩存寫方式處理

SDI 接收解串后，把 20 位數(shù)據(jù)，異步 FIFO 方式，8 個數(shù)據(jù)一起打包成并行數(shù)據(jù)，送入 DDR3。通過 rx_usrclk 時鐘送入 20 位到 FIFO，然后再用 DDR 的 ui_clk 時鐘，把 8 個數(shù)據(jù)并行送入DDR3。每幀數(shù)據(jù)滿了后，我們就把幀號加 1，即 ddr3_addr_bank_wr 變量加 1，這樣使得我們在 DDR3 內存顆粒放置了3幀數(shù)據(jù)。

SDI緩存讀方式處理

通過ui_clk，一個時鐘讀出 8 個 SDI 數(shù)據(jù)，送入 FIFO，通過異步方式，也就是通過 tx_usrclk時鐘，讀出 1 個 sdi 數(shù)據(jù)，也就是 20bit 的 sdi 數(shù)據(jù)。每讀滿一幀，我們就通過ddr3_addr_bank_rd <= ddr3_addr_bank_wr ‐2'b1;方式，讓讀幀號跟隨著寫幀號。

SDI緩存的目的

rx_usrclk 時鐘是來自信號源，但是 SDI 發(fā)送必須要使用本地晶振，也就是硬件上連接到GTX 的參考時鐘晶振。由于時鐘的不同源，所以我們不能把接收的信號源直接送到 SDI 發(fā)送引擎上去，必須要經(jīng)過 DDR 方式做幀處理才能做 SDI 環(huán)出。

SDI發(fā)送

SDI發(fā)送是SDI接收的逆過程，即使用SDI IP編碼將視頻數(shù)據(jù)編碼為SDI格式，再使用GTX將并行SDI數(shù)據(jù)串化為高速串行數(shù)據(jù)通過GTX發(fā)送出去，經(jīng)過GV8500增強驅動后給到SDI發(fā)送的BNC座子。

SDI發(fā)送接收彩條視頻工程設計思路如下：

FPGA內部生成3G-SDI彩條視頻，不緩存，直接經(jīng)前文介紹的SDI發(fā)送通路發(fā)送出去，再經(jīng)前文介紹的SDI接收通路后送HDMI輸出顯示。

3、工程1詳解

開發(fā)板：Xilinx Kintex7開發(fā)板；

開發(fā)環(huán)境：Vivado2019.1；

輸入：SDI攝像頭，分辨率1080p@30幀；

輸出：SDI，分辨率1080p@30幀；

工程代碼架構如下：

資源消耗和功耗預估如下：

4、工程2詳解

開發(fā)板：Xilinx Kintex7開發(fā)板；

開發(fā)環(huán)境：Vivado2019.1；

輸入：FPGA內部生成彩條，分辨率1080p@30幀；

輸出：HDMI，分辨率1080p@30幀；

工程代碼架構如下：

資源消耗和功耗預估如下：