基于FPGA的深度學習CNN加速器設計方案

因為CNN的特有計算模式，通用處理器對于CNN實現(xiàn)效率并不高，不能滿足性能要求。 因此，近來已經(jīng)提出了基于FPGA，GPU甚至ASIC設計的各種加速器來提高CNN設計的性能。 在這些方法中，基于FPGA的加速器引起了研究人員越來越多的關注，因為它們具有性能好，能源效率高，開發(fā)周期快，重構能力強等優(yōu)點。

在實驗中，研究人員發(fā)現(xiàn)在FPGA相同的邏輯資源利用率情況下，兩種不同解決方案可能會有多達90％的性能差異。所以找出最佳解決方案是很重要的，特別是當考慮到FPGA平臺的計算資源和存儲器帶寬的限制時。 實際上，如果加速器結構沒有精心設計，其計算吞吐量與提供FPGA平臺的內(nèi)存帶寬不匹配。 這意味著由于邏輯資源或存儲器帶寬的利用不足將造成性能的降級。

不幸的是，F(xiàn)PGA技術和深度學習算法的進步同時加劇了這個問題。 一方面，由最先進的FPGA平臺提供的日益增加的邏輯資源和存儲器帶寬擴大了設計空間。 此外，當應用各種FPGA優(yōu)化技術（如循環(huán)平鋪和變換）時，設計空間進一步擴大。 另一方面，為了適應現(xiàn)代應用的需求，深度學習算法的規(guī)模和復雜性也在不斷增加。所以，在設計空間中找出最優(yōu)解是比較困難的。 因此，迫切需要有效的方法來探索基于FPGA的CNN設計空間。

然而現(xiàn)有的大部分工作主要關注計算引擎優(yōu)化，它們有的忽略外部存儲器操作，有的將其加速器直接連接到外部存儲器。還有些研究工作通過精細的數(shù)據(jù)重用減少外部數(shù)據(jù)訪問來加速CNN應用。然而，這種方法并不一定會導致最佳的整體性能。此外，這種方法需要重新配置不同層次的FPGA計算。這在某些情況下是不可行的。

因此，為了有效地探索設計空間，有研究人員提出了一種分析設計方案。這種方案考慮到緩沖區(qū)管理和帶寬優(yōu)化，以更好地利用FPGA資源并實現(xiàn)更高的性能。同時加速器能夠跨越不同的層執(zhí)行加速作業(yè)，而無需重新編程FPGA。下面我們具體來看一下這種方案。

考慮到在應用中基本都是將訓練好的CNN模型部署到現(xiàn)有計算平臺上進行預測操作，所以，很多的FPGA加速方案中僅考慮優(yōu)化前向操作。同時又有研究表明，卷積操作占據(jù)了CNN模型將近90%的計算時間，所以， 本方案也是僅考慮優(yōu)化CNN模型前向計算中的卷積運算 ，優(yōu)化的模型選擇為經(jīng)典的AlexNet。同時為了更好的分析網(wǎng)絡的性能，研究人員借助Roofline Model進行優(yōu)化方案的設計。通過這個 model，既可以評估一個設計的效率，還能很容易看出設計到底是 computation-limited 還是 memory bandwidth-limited，可以幫助確定進一步優(yōu)化的思路。

首先，我們先來了解一下CNN中的卷積運算的規(guī)則，CNN中的卷積運算如圖1所示，代碼1表示其偽代碼。

圖1

代碼1

幾乎所有的基于FPGA的加速方案，都如圖2顯示的那樣，F(xiàn)PGA上的CNN加速器設計主要由處理元件（PE），片上緩沖器，外部存儲器和片上/片外互連幾個組件組成。其中PE是卷積的基本計算單元。用于處理的所有數(shù)據(jù)都存儲在外部存儲器中。由于片上資源限制，數(shù)據(jù)首先被緩存在片上緩沖區(qū)中，然后再饋送給PE。雙緩沖區(qū)用于通過數(shù)據(jù)傳輸時間來覆蓋計算時間。片內(nèi)互連專用于PE和片上緩沖存儲器之間的數(shù)據(jù)通信。

圖2

通過觀察圖2，我們可以發(fā)現(xiàn)有幾個設計問題妨礙了FPGA平臺上高效的CNN加速器設計。首先，為了適應芯片上的一小部分數(shù)據(jù)，循環(huán)平鋪是必須的。不正確的平鋪可能會降低數(shù)據(jù)重用的效率和數(shù)據(jù)處理的并行性。第二，應仔細考慮PE和緩沖庫的組織以及它們之間的互連，以便有效地處理片上數(shù)據(jù)。第三，PE的數(shù)據(jù)處理吞吐量應與FPGA平臺提供的片外帶寬匹配。

為了解決上述問題，下面逐條分解實現(xiàn)方案。

1） 首先，方案采用 循環(huán)平鋪 （代碼2）。注意，循環(huán)迭代器i和j由于CNN中卷積窗口大小K的相對小的尺寸（通常在3到11之間）而不是平鋪的。其他循環(huán)迭代器（row，col，to和ti）平鋪到圖形循環(huán)和點循環(huán)中（代碼2中的trr，tcc和tii）。

代碼2

2）片上計算優(yōu)化的實現(xiàn)

計算優(yōu)化的目的是在充分利用FPGA硬件平臺提供的所有計算資源的同時，實現(xiàn)高效的循環(huán)展開/流水線化。

循環(huán)展開可用于增加FPGA設備中大規(guī)模計算資源的利用率。在給定陣列上循環(huán)維度的不同循環(huán)迭代之間的數(shù)據(jù)共享關系可分為三類：不相干，獨立，有依賴關系。對應如圖3所示。如代碼2所示，CNN代碼中的數(shù)據(jù)共享關系如表1所示。

圖3

表1

因此在設計展開時，選擇對too和tii進行展開，以避免所有陣列的復雜連接拓撲。too和tii被置換到最內(nèi)層循環(huán)，以簡化HLS代碼生成。生成的硬件實現(xiàn)如圖4所示。

圖4

循環(huán)流水線化是高級合成中的關鍵優(yōu)化技術，通過重復來自不同循環(huán)迭代的操作的執(zhí)行來提高系統(tǒng)吞吐量。因此方案使用基于多面體的優(yōu)化框架來執(zhí)行自動循環(huán)變換以將并行循環(huán)水平置換到最內(nèi)層，以避免循環(huán)依賴。

最終循環(huán)展開和循環(huán)流水線優(yōu)化后的代碼結構如代碼3所示。

代碼3

3）內(nèi)存訪問優(yōu)化的實現(xiàn)

代碼4展示了一個CNN層的存儲器傳送操作。輸入/輸出特征圖和權重在計算引擎啟動之前就已被加載，計算完成后，將生成的輸出特征圖寫回主存儲器。

代碼4

通過分析可知，通信部分中的最內(nèi)層循環(huán)（代碼4中的ti）與數(shù)組無關，因此在不同的循環(huán)迭代之間存在冗余的存儲器操作。所以方案使用本地存儲提升來減少相關冗余操作。代碼4中，最內(nèi)圈的維數(shù)ti與陣列輸出特征圖無關。因此，可以將對陣列輸出特征圖的訪問提升到外部循環(huán)。請注意，升級過程可以迭代執(zhí)行，直到訪問周圍的最內(nèi)層循環(huán)最終相關。通過本地存儲提升，陣列輸出特征圖上的存儲訪問操作的行程計數(shù)從降到了 。

循環(huán)轉換數(shù)據(jù)重用。 為了通過本地存儲提升最大化數(shù)據(jù)重用的機會，方案使用基于多面體的優(yōu)化框架來識別所有合法的循環(huán)轉換。表2顯示了循環(huán)迭代和數(shù)組之間的數(shù)據(jù)共享關系。每個合法循環(huán)調度中都會使用本地存儲提升功能，以減少總通信量。

表2

通過上述操作，方案明顯提升了CTC Ratio。

4）設計空間探索

以CNN模型的第5層為例，圖5描繪了CNN模型的第5層在rooline模型坐標系中的所有合理的解決方案。橫軸表示CCT Ratio，縱軸表示計算性能（GFLOPS）。任何點與原點（0，0）之間的線的斜率表示該實現(xiàn)的最小帶寬要求。

圖5

圖6中，帶寬Roof和計算Roof的線由平臺的規(guī)格定義。帶寬Roof線的左側的任何一點都需要比平臺提供的帶寬更高的帶寬。例如，盡管圖中A方案實現(xiàn)了最高的計算性能，但是目標平臺無法滿足該方案所需的存儲器帶寬。所以，綜合分析比較，最終選擇方案C作為第5層的設計方案，它的帶寬要求為2.2GB/s。

圖6

5）多層CNN加速器設計

在此之前，我們討論了如何找到每個卷積層的最優(yōu)實現(xiàn)方案。但是，在CNN應用中，這些參數(shù)可能在不同的層之間需要變化。表3描述了該應用CNN模型中所有層的最優(yōu)展開因子（Tm和Tn）。為了解決這個問題，本方案采用的方法是在不同卷積層之間設計具有均勻展開因子的硬件架構。具有統(tǒng)一展開因子的CNN加速器設計和實現(xiàn)簡單，但可能對某些層是次優(yōu)的。表3顯示，使用統(tǒng)一展開因子<64,7>，與每個優(yōu)化卷積層的總執(zhí)行周期相比，退化在5%以內(nèi)。因此，方案選擇了CNN加速器在卷積層上的統(tǒng)一展開因子。

表3

解決完上述問題，圖7就是整個實現(xiàn)方案架構。實驗是在具有Xilinx FPGA芯片Virtex7 485t的VC707板上完成。其工作頻率為100 MHz。 為了比較性能，CPU軟件實現(xiàn)在具有15MB高速緩存的Intel Xeon CPU E5-2430（@ 2.20GHz）上運行。

圖7

該實驗的資源利用情況如表4所示。

表4

加速器的性能比較如表5所示。

表5

表6顯示，CPU軟件實現(xiàn)和FPGA實現(xiàn)之間的消耗能量的比例至少為24.6x。 FPGA實現(xiàn)使用的能量遠遠低于其CPU實現(xiàn)。

表6

同時，如表7所示，如果使用定點計算引擎，該設計方案可以實現(xiàn)更好的性能和性能密度，因為定點處理元件使用的資源少得多。

表7