FPGA I/O口時序約束講解

1 I/O口時序約束

前面講解了時序約束的理論知識FPGA時序約束理論篇，本章講解時序約束實際使用。

I/O口時序約束是FPGA中最基本的約束，也是不可缺少的約束，I/O約束包括管腳約束、電平約束和延遲約束。

管腳約束和電平約束

管腳約束即是指管腳分配，將硬件PCB板的引腳與FPGA設計的功能引腳匹配。對于使用XILINX芯片的用戶來說，使用5系列的用戶所使用開發(fā)環(huán)境為ISE，使用7系列的用戶所使用開發(fā)環(huán)境為Vivado。

ISE中， 使用如下方式在UCF文件中對管腳進行約束：

NET "clk" LOC = AK18;

NET "clk" IOSTANDARD = LVTTL;

Vivado中， 使用如下方式在xdc文件中對管腳進行約束：

set_property-dict{PACKAGE_PIN AK9 IOSTANDARD LVTTL}

[get_ports "SWITCH[0]"]

在Vivado里面，規(guī)定必須指定管腳電平，而ISE中可以不進行管腳電平定義。

延遲約束

延遲約束分為兩種，一是輸入延遲set_input_delay，一是輸出延遲set_output_delay，分別用于input端和output端。

該約束所用的時鐘源可以是時鐘輸入管腳，也可以是虛擬時鐘（后續(xù)會講到）。輸入延遲set_input_delay

ISE中延遲約束設置為OFFSET=IN，Vivado中延遲約束設置為set_input_delay和set_output_delay。可以參考下圖（注：該圖引用于網(wǎng)絡）。

從上圖中可以得到：Tinputdelay = Tco + TD。

要滿足圖中的時序，則最大延遲為2ns，最小延遲為1ns。因此，時序約束為：

create_clock -name sysclk -period 10 [get_ports clk]

set_input_delay 2 -max -clock sysclk [get_ports Data]

set_input_delay 1 -min -clock sysclk [get_ports Data]

注：get_ports為IO口引腳；

set_output_delay

set_output_delay的用法跟set_input_delay相似，可以參照set_input_delay的描述。

NOTE:延遲約束是讓Vivado獲取到的輸入信號和輸入時鐘之間的延遲關系，并不是延遲輸入信號，是固有屬性。