FPGA數(shù)字信號處理-AM調(diào)制的實(shí)現(xiàn)

1.AM信號：（A+macos(w0t)）cos（wct）
看到這個式子，首先肯定要產(chǎn)生兩個頻率不同的余弦波cos(w0t)，cos（wct）。立馬想到調(diào)用系統(tǒng)自帶的DDS IP核來實(shí)現(xiàn)，這是最簡單的方法。當(dāng)然你也可以利用ROM配合加法器自己寫一個。這里就不講了。
產(chǎn)生兩個余弦波后，再來兩個乘法器（雖然可以直接使用 * 這個符號。但是關(guān)于這種方式實(shí)現(xiàn)和IP核實(shí)現(xiàn)有什么區(qū)別。各位讀者自行百度）
2.AM信號生成中的注意點(diǎn)
首先看一下調(diào)制深度的問題。關(guān)于本部分的敘述。大家可以找找教材。調(diào)制深度通常為已調(diào)波的最大振幅與最小振幅之差對載波最大振幅與最小振幅之和的比?？梢运愠稣{(diào)制深度就是ma/A。本設(shè)計(jì)中A為1，調(diào)制深度就是ma，其實(shí)只要A的值和后面的余弦波的最大值是相同的，調(diào)制深度就會為ma，為0~1之間。但是問題在于在FPGA上實(shí)現(xiàn)就有一些問題了。關(guān)于浮點(diǎn)和定點(diǎn)我在這里就不獻(xiàn)丑了大家自行百度。
在本設(shè)計(jì)中DDS生成的信號是有符號的8bit數(shù)據(jù)。那么這里先假設(shè)A為127。再來再算一下調(diào)制深度。這時包絡(luò)最大值為127+ma127，最小值為127-ma127。最后調(diào)制深度還會是ma，這個ma的范圍還是01。ma是從01之間變的話，還是有不能直接表示小數(shù)這個問題。為了解決這個問題我們這樣做：
讓A=1270，也就是包絡(luò)最大值為1270+ma127，最小1270+ma127。算出調(diào)制深度最后應(yīng)該為ma/10的。這時便可以設(shè)定ma為1~10來改變調(diào)制深度了。
當(dāng)然有很多方式可以實(shí)現(xiàn)。這里只列舉了簡單的一種。

三：設(shè)計(jì)輸入

為了加速設(shè)計(jì) 我們推薦一種更方便的設(shè)計(jì)輸入方式bd（block_design）。這種設(shè)計(jì)方式大概就是加價IP核 連連線。

創(chuàng)建一個DB

首先添加一個DDS核.然后開始配置它

這里有一個SFDR（動態(tài)范圍）

一般意義上1bit ≈ 6.02bit。具體計(jì)算過程大家可以百度。

輸出一個COS 不輸出相位

一個數(shù)據(jù)有效位 八個數(shù)據(jù)位。輸出頻率設(shè)置為1Mhz

然后添加一個乘法器IP。我們要將這個信號乘以調(diào)制深度。

注意符號位，DDS IP核輸出是有符號的。調(diào)制深度為無符號數(shù)，選擇0延時輸出即可

然后我們添加一個加法器IP用以添加增加直流分量。加法器IP為乘法器輸出加一個定值。按圖設(shè)置

這個首先需要指定B的類型和位寬然后輸入二進(jìn)制的數(shù)據(jù)

接下來將以上的IP鏈接起來。并且添加對外的端口（快捷鍵Ctrl+T）。

然后生成HDLwrapper（這個單詞意思是包裝，但是我沒有能力恰當(dāng)?shù)姆g索性就直接這樣稱呼）

接下來我們寫個testbench代碼測試下 。看起來我們只要給一個時鐘信號，給一個調(diào)制深度就OK。這里就不貼代碼了。非常簡單的

這樣我們就完成了調(diào)制前的波形產(chǎn)生。

可以看到波形已經(jīng)產(chǎn)生。且均為有符號數(shù)。

接下來如法炮制。添加一個載波DDS 頻率設(shè)置為10M。添加一個乘法器IP。最終的BD圖如所示。

以看到輸出有20bit
我們進(jìn)行一個簡單的計(jì)算（1270*10+1270）*127 =325120

可以看到第20bit無用

所以我們選取[18:3]這16bit。作為輸出。

剛剛哪個testbench 改改還能用。最終效果如下。