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1. 引言
玻璃缺陷檢測(cè)是玻璃生產(chǎn)過(guò)程中一個(gè)相當(dāng)重要課題，玻璃缺陷（氣泡、結(jié)石、錫點(diǎn)等）妨礙了其在重大技術(shù)領(lǐng)域中的應(yīng)用，不但影響了產(chǎn)品的外觀，同時(shí)由于它的不平整度及屈光度的影響，使得人透過(guò)玻璃觀察實(shí)物時(shí)受到障礙。目前國(guó)內(nèi)外在本領(lǐng)域的研究成果大致為分別利用線、面陣CCD 獲取表面圖像，由后續(xù)軟件對(duì)圖像加以分析的方法來(lái)實(shí)現(xiàn)對(duì)表面質(zhì)量的檢測(cè)處理。本課題正是基于這樣一種指導(dǎo)思想下，設(shè)計(jì)了一種基于FPGA 的玻璃缺陷在線檢測(cè)系統(tǒng)方案，利用FPGA 實(shí)時(shí)、高速、可重構(gòu)的特點(diǎn)，并對(duì)玻璃缺陷圖像進(jìn)行的預(yù)處理（卷積運(yùn)算），從而大大降低了后期數(shù)據(jù)處理的壓力，使得圖像處理系統(tǒng)運(yùn)算速度快，具有很好的適應(yīng)性。
2. 圖像采集處理系統(tǒng)硬件平臺(tái)
在圖像信號(hào)處理過(guò)程中為保證實(shí)時(shí)性，首先要求實(shí)時(shí)圖像處理系統(tǒng)具有處理大數(shù)據(jù)的能力；其次對(duì)系統(tǒng)的體積大小、功能、穩(wěn)定性等也有嚴(yán)格的要求。實(shí)時(shí)圖像處理算法中經(jīng)常要用到對(duì)圖像的求和、求差運(yùn)算、二維梯度運(yùn)算、圖像分割等不同層次、不同種類的運(yùn)算［1］?；谏鲜鲆蛩?，考慮到FPGA 和DSP 的優(yōu)異性能，我們?cè)诓Ａ毕輽z測(cè)系統(tǒng)中采用了如圖1 所示的硬件平臺(tái)。
系統(tǒng)內(nèi)各模塊功能簡(jiǎn)要描述如下：（1）視頻采集異步FIFO 模塊（內(nèi)嵌于FPGA 中）接收從視頻A/D 芯片SAA7113 送來(lái)的數(shù)字視頻流，解決系統(tǒng)數(shù)據(jù)緩沖和異步時(shí)鐘的問(wèn)題，因?yàn)椋篠AA7113 送過(guò)來(lái)的LLC 頻率為27MHz，而FPGA 系統(tǒng)時(shí)鐘頻率為48MHz. （2）視頻解碼模塊用來(lái)對(duì)得到的數(shù)字視頻流進(jìn)行解碼，識(shí)別出行、場(chǎng)同步信號(hào)，并且根據(jù)需要選擇采集圖像的大小。（3） I2C 配置接口模塊（通過(guò)EP2C35 進(jìn)行模擬配置）通過(guò)I2C 總線對(duì)SAA7113進(jìn)行初始化配置，選擇產(chǎn)生的數(shù)字視頻格式等。（4）圖像幀存控制模塊用來(lái)讀寫(xiě)系統(tǒng)兩片幀存儲(chǔ)器并且可以在它們之間進(jìn)行讀寫(xiě)切換操作。（5）圖像低級(jí)處理模塊從幀存中讀取一幀圖像數(shù)據(jù)，對(duì)其進(jìn)行底層大量運(yùn)算的圖像預(yù)處理，如噪聲消除、邊緣檢測(cè)等，最后將處理完的圖像數(shù)據(jù)經(jīng)通信模塊送至后端DSP 處理器做進(jìn)一步操作。此外由于采用基于SDRAM 工藝的FPGA 芯片，所以還需要配置電路在上電時(shí)對(duì)FPGA 進(jìn)行配置。
系統(tǒng)上電時(shí)，F(xiàn)PGA 首先從外部配置芯片中讀取配置數(shù)據(jù)，通過(guò)AS 主動(dòng)串行方式完成自身的程序加載，進(jìn)入工作模式狀態(tài)。隨后I2C 配置接口模塊完成對(duì)SAA7113 的初始化，初始化結(jié)束后，F(xiàn)PGA 等待采集圖像的命令。FPGA 收到采集命令后，啟動(dòng)采集視頻數(shù)據(jù)模塊、異步FIFO 模塊和視頻解碼模塊進(jìn)行解碼，將數(shù)據(jù)輪換寫(xiě)到兩個(gè)幀存中，供圖像低級(jí)處理模塊處理、經(jīng)DSP 對(duì)圖像做了進(jìn)一步處理后由通信模塊送往工控PC。
3. 系統(tǒng)中內(nèi)存管理和圖像低級(jí)處理技術(shù)
3.1 SDRAM 控制實(shí)現(xiàn)及仿真
視頻轉(zhuǎn)換芯片輸出的視頻圖像數(shù)據(jù)通過(guò) 8 位總線VPO 傳輸給FPGA，F(xiàn)PGA 需要將數(shù)據(jù)保存到SDRAM 中，SDRAM 在讀寫(xiě)上有嚴(yán)格的時(shí)序要求。SDRAM 的命令由RAS_n、CAS_n、WE_n 和LOAD_mode 構(gòu)成，分別表示行選擇、列選擇、讀寫(xiě)控制和寄存器配置控制［2］。在本系統(tǒng)中，我們?cè)O(shè)計(jì)了SDRAM（基于FPGA）接口模塊，該模塊控制SDRAM 的命令與時(shí)序。模塊內(nèi)設(shè)計(jì)了初始化機(jī)制和系統(tǒng)指令分析機(jī)制。初始化機(jī)制不僅要完成對(duì)SDRAM 的初始化配置，還要完成對(duì)控制器的初始化配置，從而使控制器與外部SDRAM 的工作模式一致。為了實(shí)現(xiàn)高效的SDRAM 存取，提高SDRAM 總線的利用率，SDRAM 接口模塊CLK 采用133MHz 的高速時(shí)鐘，當(dāng)?shù)玫綌?shù)據(jù)存取模塊的讀FIFO 要求后，向SDRAM連續(xù)寫(xiě)入16 個(gè)字。當(dāng)?shù)玫絇C 接口模塊的讀SDRAM 請(qǐng)求后讀出1 個(gè)字，其他時(shí)間保證SDRAM 進(jìn)行刷新工作，以免數(shù)據(jù)丟失。從我們的硬件設(shè)計(jì)平臺(tái)可以看出，系統(tǒng)中的SDRAM分別由PFGA 和DSP 控制。當(dāng)DSP 和FPGA 完成對(duì)相應(yīng)SDRAM 的操作后，需要進(jìn)行總線切換?？偩€切換后，DSP 和FPGA 開(kāi)始對(duì)另一塊SDRAM 進(jìn)行相應(yīng)操作。其主要代碼如下：
//控制信號(hào)tg =1 ，dsp 的EMIF 接口連接到sdram1，dsp 從sdram1 中讀取數(shù)據(jù)
//控制信號(hào)tg=0，切換到sdram2
assign ed_sdram=tg？sdram_1_in_ed:sdram_2_in_ed;
assign sdram_1_o_ed = tg ？ 8‘hzz ： ld;
assign sdram_1_oen = tg ？ 1’b0 ：1‘b1;
assign sdram_1_ea= tg ？ ea_sdram ： l a;
assign sdram_1_ce=tg？ ce_sdram： sdram_ce;
assign sdram_1_oe= tg ？oe_sdram ：sdram_oe;
assign sdram_1_we= tg ？ we_sdram： sdram_we;
//控制信號(hào)tg =1 ，fpga 連接到sdram2，fpga 寫(xiě)數(shù)據(jù)到sdram2
//控制信號(hào)tg=0，切換到SDRAM1
assign sdram_2_o_ed = tg ？ ld:8’hzz;
assign sdram_2_oen = tg ？ 1‘b1:1’b0;
assign sdram_2_ea = tg？la:ea_sdram;
assign sdram _2_ce= tg？sdram_ec:ce_sdram ;
assign sdram_2_oe= tg？sdram_oe： oe_sdram;
assign sdram_2_we= tg？sdram_we： we_sdram ;
3.2 圖像低級(jí)處理的FPGA 實(shí)現(xiàn)
圖像處理系統(tǒng)中，底層的圖像預(yù)處理（濾波、銳化）的數(shù)據(jù)量很大，要求運(yùn)算速度很快，但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適應(yīng)于FPGA 通過(guò)硬件實(shí)現(xiàn)。而在數(shù)字信號(hào)處理中，卷積器經(jīng)常被用于圖像濾波、邊緣檢測(cè)、圖像銳化［3］，我們?cè)诓Ａ毕輽z測(cè)系統(tǒng)中，對(duì)采集的圖像進(jìn)行濾波去噪處理，以降低后續(xù)處理運(yùn)算的壓力。設(shè)對(duì)于兩個(gè)長(zhǎng)度分別為 m 和 n 的序列f （i）和g（ j） ，我們可以給出一個(gè)長(zhǎng)度為N = m + n -1 的輸出序列：
VHDL 程序頂層文件代碼如下：［4］
entity muladd is
port （
ain： in std_logic_vector（7 downto 0）;
bin： in std_logic_vector（15 downto 0）;
c： in std_logic;
dout： out std_logic_vector（15 downto 0）
）;
end muladd;
architecture muladd_arch of muladd is
component adder16b is
port （
a： in std_logic _vector（15 downto 0）;
b： in std_logic _vector（15 downto 0）;
cin： in std_logic;
cout： out std_logic;
s： out std_logic _vector（15 downto 0）
）;
end component;
component multi8 is
port（a:in std_logic_vector（7 downto 0）;
c:in std_logic;
prod:out std_logic_vector（15 downto 0）
）;
end component;
component fd16ce is
port（d:in std_logic_vector（15 downto 0）;
ce，c，clr:in std_logic;
q:out std_logic_vector（15 downto 0）
）;
end component;
signal pro，do:std_logic_vector（15 downto 0）;
signal gndint ，vccint:std_logic;
begin
gndint《=‘0’;vccint《=’1’;
u1:multi8 port map（a=》ain（7 downto 0），c=》c，prod=》pro（15 downto 0））;
u2:adder8b port map（a=》pro（15 downto 8），b=》bin（15 downto 8），
cin=》gndint，cout=》gndint，s=》do）;
u3:fd16ce
portmap（d=》do，c=》c，ce=》vccint，clr=》gndint，q=》dout）;
end muladd_arch;
假設(shè)模板為{1，1，1}，其仿真波形如圖3 所示，在實(shí)際操作中，模板的值預(yù)置于每個(gè)單元中，很容易修改，可以方便的完成各種“窗口”的卷積運(yùn)算。在卷積實(shí)現(xiàn)的基礎(chǔ)上，只要采用不同系數(shù)的模板就可以完成各種運(yùn)算，而且如果將卷積中的乘法和加法運(yùn)算，分別換成比較運(yùn)算和布爾運(yùn)算中的“與”運(yùn)算，那么卷積問(wèn)題就換成了圖像匹配問(wèn)題了。如果將乘法運(yùn)算改為加減法，將累加運(yùn)算改為取最大最小值，就可以完成灰度圖像的膨脹和腐蝕運(yùn)算，這對(duì)于我們進(jìn)行玻璃缺陷檢測(cè)是有著極大幫助的。
4. 結(jié)束語(yǔ)
本文闡述了一種基于 FPGA 的玻璃缺陷圖像采集處理系統(tǒng)方案，給出了具體的應(yīng)用和設(shè)計(jì)框圖，它體積小、系統(tǒng)集成度高，能有效的對(duì)圖像進(jìn)行高速采集處理。系統(tǒng)中采用的圖像數(shù)據(jù)卷積算法，大大減輕DSP 后期數(shù)據(jù)處理的壓力，在研究過(guò)程中表明，采用FPGA 實(shí)現(xiàn)圖像低層次算法，設(shè)計(jì)者必須非常了解FPGA 器件內(nèi)部的資源，同時(shí)系統(tǒng)中涉及到時(shí)鐘信號(hào)、RAM、PCI 接口等各種器件，大量復(fù)用的數(shù)據(jù)、地址線要求設(shè)計(jì)者必須精心考慮邏輯結(jié)構(gòu)和功能時(shí)序才能充分發(fā)揮出FPGA 的功能，取得理想的應(yīng)用效果。
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