基于FPGA的浮點數(shù)據(jù)格式和高效的多輸入浮點乘法器結(jié)構(gòu)設(shè)計

1 引言

近年來，隨著FPGA的發(fā)展．以及相應(yīng)EDA開發(fā)軟件的成熟，在FPGA上進行數(shù)字信號處理的方法正顯示出巨大的優(yōu)勢，特別是隨著高密度、高速度FPGA器件的出現(xiàn)，加之FPGA高度靈活的在線可編程性。使得FPGA在需要高速數(shù)字信號處理的領(lǐng)域得到了越來越廣泛的應(yīng)用。

由于浮點數(shù)具備大動態(tài)范圍以及可充分使用有效位的特點，浮點乘法運算已經(jīng)成為 種最基本的運算之一。其運算的速度及所占的資源直接決定了系統(tǒng)的處理能力。但浮點乘法運算相對于定點運算來說，運算步驟及實現(xiàn)電路均比較復(fù)雜。因此，如何快速地以最少邏輯資源及時鐘節(jié)拍完成一次浮點運算一直是學(xué)者們長期研究的熱點和難點。最基本的雙輸入浮點乘法器設(shè)計經(jīng)過多年的發(fā)展，已經(jīng)取得了大量的成果【l-2}，而針對多輸入浮點乘法器的專門研究卻相對較少。傳統(tǒng)的多輸入浮點乘法器是采用雙輸入乘法器通過級聯(lián)結(jié)構(gòu)實現(xiàn)。如以四輸入為例，為了盡量提高運算速度，則需要三個雙輸入浮點乘法器來實現(xiàn)，如圖1所示。

這種結(jié)構(gòu)的乘法器不僅成倍增加了計算所需流水線級數(shù)。而且也成倍增加了所需的邏輯資源。在高速數(shù)字信號處理的情況下顯然不合適。本文正是為了解決這一問題．針對FPGA及多輸入浮點乘法器的結(jié)構(gòu)特點。提出了一種更適合于在FPGA上快速實現(xiàn)的浮點數(shù)據(jù)格式和高效的多輸入浮點乘法器結(jié)構(gòu)。

下面首先介紹浮點乘法器的基本運算步驟．而后分析單精度浮點數(shù)據(jù)格式實現(xiàn)浮點乘法器的難點．再引出適合于FPGA實現(xiàn)的自定義26位浮點數(shù)據(jù)格式及高效的多輸入浮點乘法器結(jié)構(gòu)，最后給出在Xilinx公司Vi~ex系列芯片上的測試數(shù)據(jù)。

2 浮點乘法器的基本算法

浮點數(shù)據(jù)的格式有多種．不同格式的浮點數(shù)據(jù)在處理的流程及算法上基本相同。其中單精度（IEEE Single_Precision Std．754）浮點數(shù)據(jù)格式如圖2所示。

在IEEE Single_Precision標(biāo)準(zhǔn)中，數(shù)值是32-bit。其中bit-31是符號位，當(dāng)其為0時表示正數(shù)，1時為負(fù)數(shù)；Bit 30-23為范圍為0~255的正整數(shù)；Bit22~0表示數(shù)值的有效位。浮點數(shù)所表示的具體值可用下面的通式表示。其中當(dāng)e=0，f=0時v=0，尾數(shù)（1．f）中的‘1’為隱藏位。

一般來說．浮點乘法器需要以下的操作步驟：

（1）指數(shù)相加：完成兩個操作數(shù)的指數(shù)相加運算；

（2）尾數(shù)調(diào)整：將尾數(shù)f調(diào)整為1．f的補碼格式；

（3）尾數(shù)相乘：完成兩個操作數(shù)的尾數(shù)相乘運算；

（4）規(guī)格化：根據(jù)尾數(shù)運算結(jié)果調(diào)整指數(shù)位。并對尾數(shù)進行舍入截位操作。規(guī)格化輸出結(jié)果。

第（1）步需一級8位加法操作；第（2）步中。將23位的無符號數(shù)根據(jù)符號位調(diào)整為24位的補碼．需一級取反操作和一級24位的加法操作；第（3）步即完成一級24位的乘法操作；第（4）步的規(guī)格化操作也需一級8位加法操作。在這4個步驟中，第（1）步和第（2）、（3）步可并行執(zhí)行。這樣要完成整個浮點乘法運算需依次進行一級24位加法、一級24位乘法（同時進行8位加法操作）及一級8位的加法操作。在FPGA的實現(xiàn)中。運算速度主要受限于乘法操作的速度．而目前的FPGA芯片中內(nèi)部集成的乘法器均為18x18位的固定結(jié)構(gòu)。則1個24x24的乘法器需要由4個18x18乘法器組成（相當(dāng)于兩級18x18乘法操作）。顯然。采用IEEE Single_Precision Std．754浮點數(shù)據(jù)格式的浮點乘法器難以達到很高的運算速度，且所需的資源較多，運算時延至少需3個時鐘節(jié)拍。這樣，在FPGA上實現(xiàn)四輸入的浮點乘法功能最少也需要5~6級的流水線運算。且需12個

18x18乘法器資源。

3 自定義26位浮點數(shù)據(jù)格式

由上文分析可知．浮點乘法器的運算速度主要由FPGA內(nèi)部集成的硬件乘法器決定。如果將24位的尾數(shù)修改為18位的尾數(shù)。則可在盡量保證運算精度的前提下最大限度地提高浮點乘法運算的速度，同時也可大量減少所需的乘法器資源。IEEE標(biāo)準(zhǔn)中尾數(shù)設(shè)置的隱藏位主要是考慮節(jié)約寄存器資源．而FPGA內(nèi)部具有豐富的寄存器資源。如直接將尾數(shù)表示成18位的補碼格式，則可減少第（2）步的運算。也即可以減少一級流水線操作。同時。在FPGA進行數(shù)字信號處理的系統(tǒng)中。一般處理的數(shù)據(jù)都是處理AD采樣送出的信號，其分辨率一般取12-16位，取18位有效位數(shù)即可滿足絕大多數(shù)的情況。由此我們定義一種新的浮點數(shù)據(jù)格式，如圖3所示。

浮點數(shù)所表示的具體值可用下面的通式表示：

其中m為18位定點補碼數(shù)。小數(shù)點定在最高位與次高位之間，這樣m表示范圍為一1≤m《1的小數(shù)：e仍為范圍為0-255的正整數(shù)。且規(guī)定當(dāng)m=0或e=-32時值為0。這種浮點數(shù)據(jù)格式與單精度格式的區(qū)別在于：自定義格式將原來的符號位與尾數(shù)位合成18位的補碼格式定點小數(shù)，表示精度有所下降．卻可大大節(jié)約乘法器資源（由4個18x18乘法器減少到1個），并極大提高運算速度（由二級18x18乘法運算減少到一級運算）。

4 高效的多輸入浮點乘法器結(jié)構(gòu)

由以上分析可知，傳統(tǒng)的級聯(lián)形式實現(xiàn)多輸入浮點乘法運算在結(jié)構(gòu)上有大量的無謂重復(fù)，從而不可避免地導(dǎo)致邏輯資源的浪費及計算時延的增加。采用自定義的26位浮點數(shù)據(jù)格式來實現(xiàn)浮點乘法器只需2級流水線操作．則級聯(lián)結(jié)構(gòu)的四輸入浮點乘法器至少需4級流水線操作。仔細(xì)觀察多輸入浮點乘法器的特點就不難發(fā)現(xiàn)。只要在結(jié)構(gòu)上將二輸入浮點乘法器的各個步驟推廣到多輸入形式。就可以大量節(jié)約資源和時延。其結(jié)構(gòu)框圖如圖4所示。

5 測試分析

我們在Xilinx公司的Virtex芯片上對本文提出的高效結(jié)構(gòu)的實現(xiàn)代碼進行了測試與仿真，測試數(shù)據(jù)如表1所示。測試采用的開發(fā)環(huán)境為ISE6.3-01i。編程語言為VHDL，綜合工具為Synplify Pro v7.6．仿真工具為Modelsim 5.8b。

從表1中可以清楚地看到．采用新的浮點數(shù)據(jù)格式及適合于多輸入浮點乘法器的高效結(jié)構(gòu)，其時鐘頻率較高（Xc2vpx20-

7最高可達143．76MHz），只需3級流水操作，且所占用的資源也較少。可以應(yīng)用于實時性高的數(shù)字信號處理場合。依據(jù)圖4所設(shè)計的四輸入浮點乘法器目前已成功應(yīng)用于作者所從事的工程項目中。