本文就工業(yè)結(jié)構(gòu)設(shè)計(jì)的零件的機(jī)械加工性做簡(jiǎn)單的匯總。要想將機(jī)械加工的工藝性在一篇文章里就說(shuō)清楚，是不可能的，至少不是筆者水平能達(dá)到的。
2011-11-22 11:21:55
2322 本文就ADSS光纜的結(jié)構(gòu)設(shè)計(jì)與光纜的性能和光纜在施工過(guò)程中的常見(jiàn)問(wèn)題的關(guān)系，闡述了針對(duì)不同地區(qū)、不同施工條件、不同環(huán)境下的ADSS光纜結(jié)構(gòu)設(shè)計(jì)的區(qū)別。并對(duì)一些常見(jiàn)施工故障進(jìn)行了簡(jiǎn)單分析。
2014-02-17 11:13:242267 這里作者淺談下平板燈的結(jié)構(gòu)設(shè)計(jì)及其注意事項(xiàng)，希望能幫助到大家。
2016-03-09 16:20:204832 在高速系統(tǒng)中FPGA時(shí)序約束不止包括內(nèi)部時(shí)鐘約束，還應(yīng)包括完整的IO時(shí)序約束和時(shí)序例外約束才能實(shí)現(xiàn)PCB板級(jí)的時(shí)序收斂。因此，FPGA時(shí)序約束中IO口時(shí)序約束也是一個(gè)重點(diǎn)。只有約束正確才能在高速情況下保證FPGA和外部器件通信正確。
2022-09-27 09:56:091382 前面講解了時(shí)序約束的理論知識(shí)FPGA時(shí)序約束理論篇，本章講解時(shí)序約束實(shí)際使用。
2023-08-14 18:22:14842 
隨著FPGA設(shè)計(jì)越來(lái)越復(fù)雜，芯片內(nèi)部的時(shí)鐘域也越來(lái)越多，使全局復(fù)位已不能夠適應(yīng)FPGA設(shè)計(jì)的需求，更多的設(shè)計(jì)趨向于使用局部的復(fù)位。本節(jié)將會(huì)從FPGA內(nèi)部復(fù)位“樹(shù)”的結(jié)構(gòu)來(lái)分析復(fù)位的結(jié)構(gòu)。我們的復(fù)位
2019-05-17 08:00:00
時(shí)序收斂。 復(fù)位也是非常重要的問(wèn)題。和ASIC不同，Xilinx FPGA的寄存器是高電平復(fù)位，支持異步復(fù)位和同步復(fù)位，但是DSP和BRAM內(nèi)部的寄存器不支持異步復(fù)位。因此，官方更推薦設(shè)計(jì)采用高電平
2020-12-23 17:42:10
可重構(gòu)設(shè)計(jì)是指利用可重用的軟、硬件資源，根據(jù)不同的應(yīng)用需求，靈活地改變自身體系結(jié)構(gòu)的設(shè)計(jì)方法。FPGA器件可多次重復(fù)配置邏輯的特性使可重構(gòu)系統(tǒng)成為可能，使系統(tǒng)兼具靈活、便捷、硬件資源可復(fù)用等性能
2011-05-27 10:22:36
時(shí)鐘管理芯片。因此，要想學(xué)好FPGA，你得用硬件的思維方式來(lái)編寫(xiě)代碼，注重FPGA的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，好的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)會(huì)帶來(lái)質(zhì)的飛躍，這就告訴我們RTL Coding其實(shí)是硬件結(jié)構(gòu)設(shè)計(jì)，而非基于處理器架構(gòu)
2017-11-22 14:35:56
EDA技術(shù)具有什么特征？FPGA是什么原理？FPGA設(shè)計(jì)應(yīng)用及優(yōu)化策略基于VHDL的FPGA系統(tǒng)行為級(jí)設(shè)計(jì)
2021-04-15 06:33:58
我總是看到提到的“層次設(shè)計(jì)”的培訓(xùn)文件，這讓我有點(diǎn)困惑。我有以下問(wèn)題;1.層次結(jié)構(gòu)設(shè)計(jì)是否意味著將一個(gè)大模塊分成幾個(gè)子模塊，而不是在一個(gè)HDL文件中創(chuàng)建一個(gè)大模塊/2.層次結(jié)構(gòu)設(shè)計(jì)是否會(huì)給
2019-03-21 12:42:34
;Hierarchical PIN，設(shè)置端口名稱，線寬和引腳類型。4） 創(chuàng)建模塊對(duì)應(yīng)的電路圖頁(yè)文件夾，選中層次塊，單擊鼠標(biāo)右鍵，選擇Descend Hierarchy，系統(tǒng)自動(dòng)創(chuàng)建新的電路圖頁(yè)。5） 返回上層電路，在編
2018-08-20 09:54:02
畢業(yè)十年，單證，中級(jí)結(jié)構(gòu)設(shè)計(jì)工程師掛證，有要的嗎？黃工***QQ3412592852
2016-12-19 14:49:52
的平臺(tái)，給老司機(jī)交流的平臺(tái)。所有文章來(lái)源于項(xiàng)目實(shí)戰(zhàn)，屬于原創(chuàng)。一、設(shè)計(jì)思路本文以BUCK降壓拓?fù)錇槔M(jìn)行講解，其它拓?fù)?b class="flag-6" style="color: red">結(jié)構(gòu)設(shè)計(jì)思路大同小異，BUCK降壓拓?fù)淙缦聢D：1、功率環(huán)路盡量小?；陔姶艌?chǎng)...
2021-11-11 06:13:30
LabVIEW結(jié)構(gòu)設(shè)計(jì)實(shí)例：生成波形和分析波形（生產(chǎn)者消費(fèi)者模式-事件 ；輪詢模式）
2016-07-23 11:59:08
關(guān)于DXP中層次原理圖設(shè)計(jì)問(wèn)題請(qǐng)教請(qǐng)問(wèn)一下，在DXP層次原理圖設(shè)計(jì)中，如果兩個(gè)sheet symbol 用導(dǎo)線連接起來(lái)了，是不是說(shuō)明這兩個(gè)端口就具有了電氣連接？問(wèn)題可能沒(méi)說(shuō)清楚，舉個(gè)例子：假如在層次
2009-07-27 15:00:44
protel中層次原理圖怎么導(dǎo)出，能夠保證層次關(guān)系不變化？
2013-10-28 02:40:56
的設(shè)計(jì)中，可以通過(guò)接口與處理流水并行達(dá)到。即寫(xiě)入、處理、讀出等操作可以做到流水式架構(gòu)，從而增加處理的能力。流水是FPGA架構(gòu)設(shè)計(jì)中一種常用的手段，通過(guò)合理劃分流水層次，簡(jiǎn)化設(shè)計(jì)，優(yōu)化時(shí)序。同時(shí)流水在
2019-08-02 08:30:00
，保證行車安全。通過(guò)對(duì)標(biāo)準(zhǔn)動(dòng)車組 tNetrol－NAMC1－10－IC 型加速度傳感器工作環(huán)境進(jìn)行分析，闡述了其結(jié)構(gòu)設(shè)計(jì)的思想和方法，對(duì)結(jié)構(gòu)強(qiáng)度方面進(jìn)行了有限元仿真分析，并結(jié)合長(zhǎng)壽命隨機(jī)振動(dòng)試驗(yàn)結(jié)果驗(yàn)證結(jié)構(gòu)設(shè)計(jì)的合理性和仿真結(jié)果的準(zhǔn)確性。
2023-09-18 07:09:30
` 三防手持機(jī)即采用三防設(shè)計(jì)的手持機(jī)。三防手持機(jī)設(shè)計(jì)的出發(fā)點(diǎn)是通過(guò)設(shè)計(jì)和材料工藝的綜合選用來(lái)達(dá)到防水、防塵、防摔等目的。在三防產(chǎn)品設(shè)計(jì)中，高效的結(jié)構(gòu)設(shè)計(jì)，不僅可以降低環(huán)境對(duì)設(shè)備性能的影響，還決定
2016-01-19 16:08:00
labview給DLL中結(jié)構(gòu)體傳入?yún)?shù)，要保證字節(jié)對(duì)齊下面是注意事項(xiàng)，很關(guān)鍵：labview中層次結(jié)構(gòu)數(shù)據(jù)類型（例如，簇）中的數(shù)組和字符串始終包括大小信息。所以簇內(nèi)存中包含字符串的大小，要把這個(gè)去掉，如果不包含字符串就不用處理結(jié)構(gòu)體的字節(jié)對(duì)齊對(duì)于跨語(yǔ)言不同編譯器傳參時(shí)尤為重要注意大小端
2021-11-08 20:30:54
分享一款不錯(cuò)的一種基于FPGA高性能H.264變換量化結(jié)構(gòu)設(shè)計(jì)
2021-05-08 07:56:42
CPLD的核心可編程結(jié)構(gòu)介紹基于SRAM編程技術(shù)的PLD電路結(jié)構(gòu)設(shè)計(jì)
2021-04-08 06:51:29
變壓器結(jié)構(gòu)設(shè)計(jì)手冊(cè)內(nèi)容有：計(jì)算程序，進(jìn)品硅鋼板的牌號(hào)及其特性，導(dǎo)線尺寸截面積,鐵心各級(jí)尺寸表,三相單框鐵心,夾件,木墊塊,鐵心及夾件用零件,鐵心,鐵心裝置零件表,鐵軛沖槽,鐵心用單件,夾件絕緣等內(nèi)容.變壓器結(jié)構(gòu)設(shè)計(jì)手冊(cè)
2008-12-13 01:33:09
μC/OS-II的堆棧結(jié)構(gòu)如何改進(jìn)μC/OS-II內(nèi)核的堆棧結(jié)構(gòu)設(shè)計(jì)？
2021-04-27 07:09:57
嵌入式系統(tǒng)軟件結(jié)構(gòu)設(shè)計(jì)
2016-09-26 13:57:25
崗位職責(zé)：1、 負(fù)責(zé)公司旗下消費(fèi)電子類新產(chǎn)品開(kāi)發(fā)方案的討論和評(píng)審；2、 配合外觀設(shè)計(jì)師和電子工程師完成內(nèi)部元件排布和產(chǎn)品設(shè)計(jì)；3、 完成項(xiàng)目整機(jī)結(jié)構(gòu)、零部件的詳細(xì)設(shè)計(jì)；包括：建模、結(jié)構(gòu)設(shè)計(jì)、加工工藝
2016-10-08 18:14:14
本文提出的通過(guò)微處理器加FPGA結(jié)合串行菊花鏈實(shí)現(xiàn)可重構(gòu)的方式，實(shí)現(xiàn)了動(dòng)態(tài)可重構(gòu)FPGA結(jié)構(gòu)設(shè)計(jì)的一種應(yīng)用。
2021-05-10 06:22:19
手機(jī)結(jié)構(gòu)設(shè)計(jì)心得
2012-11-07 09:59:50
有時(shí)間的朋友可以聯(lián)絡(luò)一下，我需要找一位音箱結(jié)構(gòu)設(shè)計(jì)師，謝謝QQ 750672359
2013-09-26 13:31:09
呈現(xiàn)效果，真正將選擇視角的主動(dòng)權(quán)還給用戶。完美幻境以“科技無(wú)極限”為主旨，專注于虛擬現(xiàn)實(shí)領(lǐng)域的科技創(chuàng)新，會(huì)始終堅(jiān)持以最尖端的科技、性能最佳的產(chǎn)品為用戶提供更加極致的科技體驗(yàn)。崗位職責(zé)能夠獨(dú)立完成產(chǎn)品結(jié)構(gòu)設(shè)計(jì)
2015-09-25 15:46:01
結(jié)構(gòu)設(shè)計(jì)師發(fā)布日期2014-01-24工作地點(diǎn)廣東-中山市學(xué)歷要求不限工作經(jīng)驗(yàn)不限招聘人數(shù)1待遇水平面議年齡要求性別要求不限有效期2014-02-04職位描述1、熟悉產(chǎn)品設(shè)計(jì)流程及結(jié)構(gòu)設(shè)計(jì)，能合理
2014-01-24 13:43:52
的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)。但其在此基礎(chǔ)上增加了一些形如動(dòng)態(tài)模塊加載等方法來(lái)提高整體的靈活性，彌補(bǔ)整體式系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的不足?！ ?2.層次式系統(tǒng)結(jié)構(gòu)設(shè)計(jì) 這種方式則是對(duì)系統(tǒng)進(jìn)行嚴(yán)格的分層，使得整個(gè)系統(tǒng)層次
2011-09-13 10:10:56
②和③D．①、②和③62、D[解析] 體系結(jié)構(gòu)描述系統(tǒng)的分解、全局控制流、錯(cuò)誤處理策略、子系統(tǒng)間的通信協(xié)議和接口、系統(tǒng)安全策略等系統(tǒng)的整體架構(gòu)，不關(guān)心子系統(tǒng)的詳細(xì)設(shè)計(jì)和實(shí)現(xiàn)。輸入信號(hào)預(yù)處理、主控制過(guò)程和網(wǎng)絡(luò)接口等都屬于體系結(jié)構(gòu)設(shè)計(jì)的范疇。例2?? 系統(tǒng)分析模型應(yīng)明確體現(xiàn)的.
2021-12-22 06:09:49
` 產(chǎn)品結(jié)構(gòu)設(shè)計(jì)是根據(jù)產(chǎn)品功能而進(jìn)行的內(nèi)部結(jié)構(gòu)的設(shè)計(jì)，是機(jī)械設(shè)計(jì)的主要內(nèi)容之一。產(chǎn)品結(jié)構(gòu)設(shè)計(jì)內(nèi)容有零件的分件、部件的固定方式、產(chǎn)品使用和功能的實(shí)現(xiàn)方式、產(chǎn)品使用材料和表面處理工藝等。要求產(chǎn)品結(jié)構(gòu)設(shè)計(jì)
2016-02-25 17:24:27
混凝土結(jié)構(gòu)設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū)實(shí)驗(yàn)一 短期荷載下單筋矩形截面梁正截面強(qiáng)度試驗(yàn)實(shí)驗(yàn)二 鋼筋混凝土受彎構(gòu)件斜截面強(qiáng)度試驗(yàn)
2008-09-22 09:30:29
結(jié)構(gòu)設(shè)計(jì)和工藝方法受到嚴(yán)重挑戰(zhàn)，中國(guó)電子制造業(yè)迫切需要大量精通各方面知識(shí)的設(shè)計(jì)、制造工程師?，F(xiàn)代電子設(shè)備所處的環(huán)境主要包括氣候環(huán)境、機(jī)械環(huán)境、電磁環(huán)境、生物化學(xué)環(huán)境和核輻射環(huán)境等。各種環(huán)境因素的影響可能
2011-07-13 20:41:33
我司現(xiàn)招收硬件工程師、結(jié)構(gòu)設(shè)計(jì)各2名，詳情如下，公司：湖南博宏信息技術(shù)有限公司工作地點(diǎn)：廣州番禺公司主營(yíng)產(chǎn)品：終端機(jī)、讀卡器、平板等硬件工程師職責(zé)：1.負(fù)責(zé)終端機(jī)的配件選型，包括配件的組裝、調(diào)試等
2014-10-13 10:22:28
蝶式五軌滑蓋結(jié)構(gòu)設(shè)計(jì)與磁動(dòng)力滑蓋結(jié)構(gòu)設(shè)計(jì)的不同之處在哪？
2021-07-28 06:57:34
/238956_c005e.html#articletopFPGA設(shè)計(jì)中三個(gè)重要的性能指標(biāo)是速度、面積和功耗，速度有三種基本定義：流量（Throughput）、時(shí)滯（Latency）、時(shí)序（Timing）。在FPGA處理數(shù)據(jù)的內(nèi)容中
2014-03-13 22:30:18
軟件結(jié)構(gòu)設(shè)計(jì),,
2016-09-26 13:55:28
ASIC、FPGA和DSP的應(yīng)用領(lǐng)域呈現(xiàn)相互覆蓋的趨勢(shì)，使設(shè)計(jì)人員必須在軟件無(wú)線電結(jié)構(gòu)設(shè)計(jì)中重新考慮器件選擇策略問(wèn)題。本文從可編程性、集成度、開(kāi)發(fā)周期、性能和功率五個(gè)方面論述了選擇ASIC、FPGA
2019-07-26 06:09:25
ASIC、FPGA和DSP的應(yīng)用領(lǐng)域呈現(xiàn)相互覆蓋的趨勢(shì)，使設(shè)計(jì)人員必須在軟件無(wú)線電結(jié)構(gòu)設(shè)計(jì)中重新考慮器件選擇策略問(wèn)題。
2019-09-02 07:58:00
ASIC、FPGA和DSP的應(yīng)用領(lǐng)域呈現(xiàn)相互覆蓋的趨勢(shì)，使設(shè)計(jì)人員必須在軟件無(wú)線電結(jié)構(gòu)設(shè)計(jì)中重新考慮器件選擇策略問(wèn)題。從可編程性、集成度、開(kāi)發(fā)周期、性能和功率五個(gè)方面探究，你會(huì)發(fā)現(xiàn)軟件無(wú)線電設(shè)計(jì)中選擇ASIC、FPGA和DSP時(shí)需要考慮哪些因素？
2019-08-16 07:51:25
主要講解了fpga設(shè)計(jì)、方法和實(shí)現(xiàn)。這本書(shū)略去了不太必要的理論、推測(cè)未來(lái)的技術(shù)、過(guò)時(shí)工藝的細(xì)節(jié)，用簡(jiǎn)明、扼要的方式描述fpga中的關(guān)鍵技術(shù)。主要內(nèi)容包括：設(shè)計(jì)速度高、體積小、功耗低的體系結(jié)構(gòu)方法
2012-03-01 14:59:23
通過(guò)對(duì)輥型設(shè)備的結(jié)構(gòu)設(shè)計(jì)和改進(jìn),重點(diǎn)闡述兩種輥型方法,以滿足客車不同部位蒙皮成型的要求。關(guān)鍵詞:客車蒙皮;輥型設(shè)備;結(jié)構(gòu)設(shè)計(jì);工藝改進(jìn)Abstract :Through designing and improv
2009-07-25 15:25:36
11 飛機(jī)結(jié)構(gòu)設(shè)計(jì)是飛機(jī)設(shè)計(jì)的主要內(nèi)容之一。與其他結(jié)構(gòu)設(shè)計(jì)相比，它有著很多顯著的特點(diǎn)，飛機(jī)結(jié)構(gòu)要求重量輕、長(zhǎng)壽命和
2010-02-15 11:50:480 結(jié)構(gòu)設(shè)計(jì)方面資料
2010-08-09 17:02:350 手機(jī)結(jié)構(gòu)設(shè)計(jì)手冊(cè)
翻蓋部分零部件明細(xì)圖
設(shè)計(jì)進(jìn)行的步驟
零部件詳細(xì)設(shè)計(jì)介紹
2010-09-13 16:00:070 實(shí)驗(yàn)六 軸系結(jié)構(gòu)設(shè)計(jì)實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模?熟悉并掌握軸系結(jié)構(gòu)設(shè)計(jì)中有關(guān)軸的結(jié)構(gòu)設(shè)計(jì)、滾動(dòng)軸承組合設(shè)計(jì)的基本方法。
二、實(shí)
2009-03-13 19:04:0656282 
手機(jī)結(jié)構(gòu)設(shè)計(jì)專利精選
2009-06-18 10:23:252309 
手機(jī)音腔的結(jié)構(gòu)設(shè)計(jì)
先說(shuō)單speaker，現(xiàn)在用的最多的了!不過(guò)從發(fā)展趨勢(shì)來(lái)看為追求好的音效雙speaker
2009-06-18 10:31:304135 
手機(jī)結(jié)構(gòu)設(shè)計(jì)的基本準(zhǔn)則
總原則：結(jié)構(gòu)設(shè)計(jì)力求合理，模具制作簡(jiǎn)單，裝配方便，省時(shí)省料。1. 在滿足設(shè)計(jì)要求的前提下，
2009-06-18 10:37:491140 ASIC、FPGA和DSP的應(yīng)用領(lǐng)域呈現(xiàn)相互覆蓋的趨勢(shì)，使設(shè)計(jì)人員必須在軟件無(wú)線電結(jié)構(gòu)設(shè)計(jì)中重新考慮器件選擇策略問(wèn)題。本文從可編程性、集成度、開(kāi)發(fā)周期、性能和功率五個(gè)方面論
2010-07-29 09:54:39885 
HFC網(wǎng)絡(luò)典型結(jié)構(gòu)設(shè)計(jì)和注意問(wèn)題
2011-11-08 17:27:2835 當(dāng)你的FPGA設(shè)計(jì)不能滿足時(shí)序要求時(shí)，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實(shí)現(xiàn)工具來(lái)優(yōu)化設(shè)計(jì)從而滿足時(shí)序要求，也需要設(shè)計(jì)者具有明確目標(biāo)和診斷/隔離時(shí)序問(wèn)題的能力。
2014-08-15 14:22:101169 邱成悌電子設(shè)備結(jié)構(gòu)設(shè)計(jì)原理 第一版 和第二版差不多
2015-12-22 18:24:570 主要介紹嵌入式C語(yǔ)言結(jié)構(gòu)設(shè)計(jì)，從基礎(chǔ)講起，非常合適入門(mén)
2016-02-22 15:45:302 電磁兼容結(jié)構(gòu)設(shè)計(jì)，有需要的朋友可以下來(lái)看看。
2016-03-29 15:48:3745 輪輻轉(zhuǎn)子的結(jié)構(gòu)設(shè)計(jì)_馮艷琴
2017-01-02 16:30:300 半替代護(hù)環(huán)的結(jié)構(gòu)設(shè)計(jì)_張國(guó)喜
2017-01-07 16:52:060 fpga時(shí)序收斂
2017-03-01 13:13:3423 慣性閉鎖開(kāi)關(guān)的結(jié)構(gòu)設(shè)計(jì)與分析_許馬會(huì)
2017-03-19 19:04:390 本文主要介紹了面向散熱仿真分析的大功率光伏逆變器的結(jié)構(gòu)設(shè)計(jì)所涉及到的技術(shù)分析。
2017-10-10 10:38:1824 3D3S 鋼結(jié)構(gòu)設(shè)計(jì) 工具書(shū)
2017-10-20 10:13:530 一個(gè)好的FPGA設(shè)計(jì)一定是包含兩個(gè)層面：良好的代碼風(fēng)格和合理的約束。時(shí)序約束作為FPGA設(shè)計(jì)中不可或缺的一部分，已發(fā)揮著越來(lái)越重要的作用。毋庸置疑，時(shí)序約束的最終目的是實(shí)現(xiàn)時(shí)序收斂。時(shí)序收斂作為
2017-11-17 07:54:362326 
隨著FPGA的廣泛應(yīng)用, 其實(shí)現(xiàn)的功能也越來(lái)越多, FPGA 的動(dòng)態(tài)重構(gòu)設(shè)計(jì)就顯得愈發(fā)重要。在分析Xilinx Vertex II Pro系列FPGA配置流程、時(shí)序要求的基礎(chǔ)上, 設(shè)計(jì)了基于CPLD
2017-11-22 07:55:01937 
在FPGA設(shè)計(jì)中，復(fù)位起到的是同步信號(hào)的作用，能夠?qū)⑺械拇鎯?chǔ)元件設(shè)置成已知狀態(tài)。在數(shù)字電路設(shè)計(jì)中，設(shè)計(jì)人員一般把全局復(fù)位作為一個(gè)外部引腳來(lái)實(shí)現(xiàn)，在加電的時(shí)候初始化設(shè)計(jì)。全局復(fù)位引腳與任何其它輸入
2017-11-22 17:03:455125 
因此，要想學(xué)好FPGA，你得用硬件的思維方式來(lái)編寫(xiě)代碼，注重FPGA的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，好的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)會(huì)帶來(lái)質(zhì)的飛躍，這就告訴我們RTL Coding其實(shí)是硬件結(jié)構(gòu)設(shè)計(jì)，而非基于處理器架構(gòu)的C語(yǔ)言程序開(kāi)發(fā)，好的RTL Coding就是好的硬件結(jié)構(gòu)。
2018-07-04 14:12:002678 FPGA的可靠復(fù)位是保證系統(tǒng)能夠正常工作的必要條件，本文對(duì)FPGA設(shè)計(jì)中常用的復(fù)位設(shè)計(jì)方法進(jìn)行了分類、分析和比較，并針對(duì)各種復(fù)位方式的特點(diǎn)，提出了如何提高復(fù)位設(shè)計(jì)可靠性的方法。
2018-08-08 15:14:2310154 本文檔的主要內(nèi)容詳細(xì)介紹的是數(shù)據(jù)庫(kù)概念結(jié)構(gòu)是如何設(shè)計(jì)的概念結(jié)構(gòu)設(shè)計(jì)資料概述主要內(nèi)容包括了：1 概念結(jié)構(gòu)2 概念結(jié)構(gòu)設(shè)計(jì)的方法與步驟3 數(shù)據(jù)抽象與局部視圖設(shè)計(jì)4 視圖的集成
2018-10-26 11:49:1322 本文主要闡述了輪輻式傳感器原理及結(jié)構(gòu)設(shè)計(jì)原則。
2020-01-17 13:51:535291 產(chǎn)品設(shè)計(jì)中所涉及的產(chǎn)品結(jié)構(gòu)設(shè)計(jì)，主要是產(chǎn)品的外部殼體結(jié)構(gòu)設(shè)計(jì)。目前殼體材料主要是金屬材料通過(guò)鈑金沖壓工藝成型和塑料通過(guò)注塑工藝成型。常見(jiàn)產(chǎn)品的結(jié)構(gòu)設(shè)計(jì)主要有鈑金結(jié)構(gòu)的設(shè)計(jì)、塑料產(chǎn)品的結(jié)構(gòu)設(shè)計(jì)
2021-05-26 14:21:271911 產(chǎn)品結(jié)構(gòu)設(shè)計(jì)在工業(yè)設(shè)計(jì)中扮演著很重要的角色。一個(gè)產(chǎn)品的橫空出世必須結(jié)構(gòu)的合理，搭配各式的產(chǎn)品零部件，從而實(shí)現(xiàn)產(chǎn)品的各項(xiàng)功能，最終得以進(jìn)行生產(chǎn)制造，這是產(chǎn)品結(jié)構(gòu)設(shè)計(jì)的價(jià)值體現(xiàn)。 在工業(yè)設(shè)計(jì)中所
2021-05-31 15:23:11902 DSP中MAC的微系統(tǒng)結(jié)構(gòu)設(shè)計(jì)(高頻開(kāi)關(guān)電源技術(shù)指標(biāo))-該文檔為DSP中MAC的微系統(tǒng)結(jié)構(gòu)設(shè)計(jì)總結(jié)文檔，是一份不錯(cuò)的參考資料，感興趣的可以下載看看，
2021-09-22 13:24:393 一款交直流一體充電樁的結(jié)構(gòu)設(shè)計(jì)(電源技術(shù)期刊的審稿流程)-一款交直流一體充電樁的結(jié)構(gòu)設(shè)計(jì)
2021-09-24 17:26:1327 pogopin彈簧針的內(nèi)部結(jié)構(gòu)設(shè)計(jì)常見(jiàn)有反鉆孔、斜剖面、增加圓珠等結(jié)構(gòu)，每種結(jié)構(gòu)應(yīng)用不同。
2022-01-14 12:11:531271 《通信電纜結(jié)構(gòu)設(shè)計(jì)》pdf
2022-02-08 14:50:530 O型圈密封結(jié)構(gòu)設(shè)計(jì)
2022-02-10 15:56:2016 上一篇《FPGA時(shí)序約束分享01_約束四大步驟》一文中，介紹了時(shí)序約束的四大步驟。
2022-03-18 10:29:281323 
FPGA設(shè)計(jì)中幾乎不可避免地會(huì)用到復(fù)位信號(hào)，無(wú)論是同步復(fù)位還是異步復(fù)位。我們需要清楚的是復(fù)位信號(hào)對(duì)時(shí)序收斂、資源利用率以及布線擁塞都有很大的影響。
2023-03-30 09:55:34806 本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中，對(duì)于復(fù)位這個(gè)問(wèn)題可以算是老生常談了，但是也是最容易忽略的點(diǎn)。本文結(jié)合FPGA的相關(guān)示例，再談一談復(fù)位。
2023-05-12 16:37:183347 
LVDS連接器的結(jié)構(gòu)設(shè)計(jì)是影響其性能的重要因素之一。良好的結(jié)構(gòu)設(shè)計(jì)可以提高連接器的機(jī)械強(qiáng)度、絕緣性能、耐熱性等。
2023-05-18 10:20:09563 
FPGA高級(jí)時(shí)序綜合教程
2023-08-07 16:07:553 機(jī)械結(jié)構(gòu)設(shè)計(jì)指零件的結(jié)構(gòu)形狀及零件間的聯(lián)接關(guān)系的設(shè)計(jì)。是機(jī)械設(shè)計(jì)的主要組成部分，是涉及問(wèn)題最多、最具體、工作量最大的工作階段。在這些具體化的過(guò)程中需要考慮材料的力學(xué)性能、零部件的功能、工作條件、加工
2023-09-21 11:27:11540 
在一個(gè)SoC的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)中，除了硬件結(jié)構(gòu)以外，軟件結(jié)構(gòu)的設(shè)計(jì)對(duì)整個(gè)SoC的性能有很大的影響。
2023-09-25 15:14:31548 隨著高速電路的不斷涌現(xiàn)，PCB板的復(fù)雜度也越來(lái)越高，為了避免電氣因素的干擾，信號(hào)層和電源層必須分離，所以就牽涉到多層PCB的設(shè)計(jì)，即疊層結(jié)構(gòu)設(shè)計(jì)?！狿CB疊層結(jié)構(gòu)設(shè)計(jì)10大通用原則——多層板常用的疊層結(jié)構(gòu)講解——多層板制造：如何做好疊層與阻抗匹配？
2022-09-30 12:03:38107 FPC的結(jié)構(gòu)設(shè)計(jì)
2023-03-01 15:37:410 電子發(fā)燒友網(wǎng)站提供《異步FIFO結(jié)構(gòu)設(shè)計(jì).pdf》資料免費(fèi)下載
2024-02-06 09:06:270 和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為IEEE標(biāo)準(zhǔn)。它們能形式化地抽象表示電路的結(jié)構(gòu)和行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述，具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性，并便于文檔管理和設(shè)計(jì)重用。 fpga用什么語(yǔ)言開(kāi)發(fā) FPGA(現(xiàn)場(chǎng)可編程邏輯門(mén)陣列)的開(kāi)發(fā)主要使用硬件描述語(yǔ)言(HD
2024-03-14 17:09:32223
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