可復(fù)用SPI模塊IP核的設(shè)計(jì)與驗(yàn)證

摘要： SoC是超大規(guī)模集成電路的發(fā)展趨勢(shì)和新世紀(jì)集成電路的主流[1]。其復(fù)雜性以及快速完成設(shè)計(jì)、降低成本等要求，決定了系統(tǒng)級(jí)芯片的設(shè)計(jì)必須采用IP(Intellectual Property)復(fù)用的方法。本文介紹以可復(fù)用IP設(shè)計(jì)方法，設(shè)計(jì)串行外設(shè)接口SPI(Serial Peripheral Interface)模塊IP核的思路，用Verilog語言實(shí)現(xiàn)，并經(jīng)FPGA驗(yàn)證，通過TSMC(***集成電路制造公司)的0.25μm工藝生產(chǎn)線流水實(shí)現(xiàn),完成預(yù)期功能。

關(guān)鍵詞： SoC 可復(fù)用IP SPI AMBA總線

引 言

??隨著集成電路設(shè)計(jì)技術(shù)和深亞微米制造技術(shù)的飛速發(fā)展，集成電路的規(guī)模越來越大，出現(xiàn)了片上系統(tǒng)SoC(System on Chip，又稱之為系統(tǒng)級(jí)芯片)。由于其在速度、功耗和成本方面的優(yōu)勢(shì)，發(fā)展勢(shì)頭迅猛。SoC芯片是一個(gè)復(fù)雜的系統(tǒng)，為了在規(guī)定時(shí)間完成設(shè)計(jì)，并提高設(shè)計(jì)的可靠性，只有依賴基于IP復(fù)用的SoC設(shè)計(jì)方法。如何為SoC設(shè)計(jì)提供可復(fù)用的IP核，成為SoC設(shè)計(jì)的基礎(chǔ)和難點(diǎn)。

　　 東南大學(xué)ASIC系統(tǒng)工程技術(shù)研究中心針對(duì)AMBA(Advanced Microcontroller Bus Architecutre，先進(jìn)微控制器)總線規(guī)范開發(fā)了一款代號(hào)為Garfield的嵌入式微處理器。此微處理器除采用ARM公司ARM7TDMI內(nèi)核的硬IP外，其余模塊采用了自己開發(fā)的軟IP。本文以串行外設(shè)接口SPI為例，介紹基于復(fù)用的IP設(shè)計(jì)與驗(yàn)證的一些經(jīng)驗(yàn)。此SPI模塊基于AMBA的APB(Advanced Peripheral Bus，先進(jìn)外設(shè)總線)規(guī)范，可以不作修改地應(yīng)用在任何符合AMBA總線規(guī)范的微處理器設(shè)計(jì)中。

　　 Garfield的總體架構(gòu)及SPI模塊在系統(tǒng)中所處的位置如圖1所示。

1 可復(fù)用IP核的SoC設(shè)計(jì)方法

　　 系統(tǒng)級(jí)芯片設(shè)計(jì)中，IP特指經(jīng)過驗(yàn)證的各種超級(jí)宏單元模塊電路。VSIA(虛擬器件接口聯(lián)盟)根據(jù)設(shè)計(jì)層次，將IP劃分為三個(gè)層次：硬IP、軟IP和介于兩者之間的固IP。硬IP性能最優(yōu)但適應(yīng)性較差，軟IP靈活性大、可移植性好。IP核必須具有以下特征[2]：①可讀性；②設(shè)計(jì)的衍展性和工藝適應(yīng)性；③可測(cè)性；④端口定義標(biāo)準(zhǔn)化；⑤版權(quán)保護(hù)。

　　 代碼編寫規(guī)則和可綜合的書寫規(guī)范是實(shí)現(xiàn)IP核的基礎(chǔ)，可保證IP軟核在任何EDA工具下編譯和綜合的正確性。為SoC集成時(shí)消除綜合產(chǎn)生的風(fēng)險(xiǎn)，我們制定了Verilog代碼的書寫規(guī)范，并要求有詳細(xì)的注釋，易于他人理解和修改?？蓮?fù)用IP設(shè)計(jì)流程如圖2所示[3]。

　　 為了容易地將IP集成到芯片中，需要標(biāo)準(zhǔn)化的接口或片上總線，VSIA在這方面作了一定的工作。另外，設(shè)計(jì)中要盡量將IP核接口部分與功能部分分開，單獨(dú)作為一模塊進(jìn)行設(shè)計(jì)，當(dāng)需要集成到其它互連協(xié)議中時(shí)，只需修改接口部分。為盡可能地提供靈活性，允許綜合時(shí)設(shè)置多個(gè)參數(shù)。

　　 在最終面向用戶的產(chǎn)品發(fā)布中，用戶手冊(cè)是非常重要的部分。這部分文檔將被用于IP核的選擇、集成和驗(yàn)證，是一種非常專業(yè)化的文檔。它主要包括模塊系統(tǒng)結(jié)構(gòu)、功能框圖、輸入/輸出口、時(shí)序圖、調(diào)用方式、設(shè)計(jì)流程、測(cè)試指導(dǎo)、推薦使用的軟件編譯器和驅(qū)動(dòng)程序、系統(tǒng)驗(yàn)證指導(dǎo)、調(diào)試指導(dǎo)和該IP核版本歷史等。在可重用IP核產(chǎn)品發(fā)布中，還應(yīng)包含該IP核的多種仿真模型，以便用戶在進(jìn)行評(píng)估、設(shè)計(jì)和系統(tǒng)測(cè)試時(shí)使用。IP核的仿真模型一般可分為3個(gè)層次：①行為級(jí)模型，能夠仿真該IP核的全部功能，包括在算法級(jí)和指令集上的功能；②硬件級(jí)模型，能夠精確提供該IP核的功能和時(shí)序的仿真；③門級(jí)模型，提供硬核的帶有時(shí)序反標(biāo)注信息的仿真模型。

　　 在實(shí)踐中，我們摸索出一套基于CVS(協(xié)作版本管理系統(tǒng))的版本管理和設(shè)計(jì)、驗(yàn)證人員協(xié)同工作的制度流程，對(duì)RTL代碼作了盡可能全面的仿真，提供完備的測(cè)試矢量，保證了最終IP核的質(zhì)量，并按要求建立了標(biāo)準(zhǔn)、規(guī)范的文檔。

2 SPI模塊IP核的設(shè)計(jì)

　　 串行外圍設(shè)備接口SPI(Serial Peripheral Interface)總線技術(shù)是Motorola公司推出的多種微處理器、微控制器以及外設(shè)間的一種全雙工、同步、串行數(shù)據(jù)接口標(biāo)準(zhǔn)[4]。SPI總線是一種三線總線，因其硬件功能很強(qiáng)，所以，與SPI有關(guān)的軟件就相當(dāng)簡(jiǎn)單，使CPU有更多的時(shí)間處理其它事務(wù)。

2.1 SPI模塊的接口信號(hào)及時(shí)序要求

(1)內(nèi)部總線接口
　　 AMBA規(guī)范是由ARM公司制定的片上總線規(guī)范，為SoC的設(shè)計(jì)提供了以下優(yōu)點(diǎn)：較好的可移植和可復(fù)用設(shè)計(jì)、低功耗設(shè)計(jì)、高性能和結(jié)構(gòu)可移植的系統(tǒng)設(shè)計(jì)以及較好的可測(cè)性設(shè)計(jì)[5]。SPI是APB總線上的Slave模塊。APB總線時(shí)序比較簡(jiǎn)單，有興趣的讀者可以查閱ARM公司的《AMBA Specification》(Rev 2.0)。因?yàn)榇薙PI模塊支持3種DMA操作，所以除標(biāo)準(zhǔn)APB信號(hào)線外，還有3根與DMA模塊連接的請(qǐng)求信號(hào)線。

(2)SPI總線接口及時(shí)序
　　 SPI總線包括1根串行同步時(shí)鐘信號(hào)線以及2根數(shù)據(jù)線。

　　 SPI模塊為了和外設(shè)進(jìn)行數(shù)據(jù)交換，根據(jù)外設(shè)工作要求，其輸出串行同步時(shí)鐘極性和相位可以進(jìn)行配置，時(shí)鐘極性(CPOL)對(duì)傳輸協(xié)議沒有重大的影響。如果CPOL=0，串行同步時(shí)鐘的空閑狀態(tài)為低電平；如果CPOL=1，串行同步時(shí)鐘的空閑狀態(tài)為高電平。時(shí)鐘相位(CPHA)能夠配置用于選擇兩種不同的傳輸協(xié)議之一進(jìn)行數(shù)據(jù)傳輸。如果CPHA=0，在串行同步時(shí)鐘的第一個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣；如果CPHA=1，在串行同步時(shí)鐘的第二個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣。SPI主模塊和與之通信的外設(shè)間時(shí)鐘相位和極性應(yīng)該一致。SPI接口時(shí)序如圖3、圖4所示[4]。

2.2 SPI模塊功能設(shè)計(jì)

　　 根據(jù)功能定義及SPI的工作原理，將整個(gè)IP分為8個(gè)子模塊：APB接口模塊、時(shí)鐘分頻模塊、發(fā)送數(shù)據(jù)FIFO模塊、接收數(shù)據(jù)FIFO模塊、狀態(tài)機(jī)模塊、發(fā)送數(shù)據(jù)邏輯模塊、接收數(shù)據(jù)邏輯模塊以及中斷形成模塊。

　　 深入分析SPI的四種傳輸協(xié)議可以發(fā)現(xiàn)，根據(jù)一種協(xié)議，只要對(duì)串行同步時(shí)鐘進(jìn)行轉(zhuǎn)換，就能得到其余的三種協(xié)議。為了簡(jiǎn)化設(shè)計(jì)規(guī)定，如果要連續(xù)傳輸多個(gè)數(shù)據(jù)，在兩個(gè)數(shù)據(jù)傳輸之間插入一個(gè)串行時(shí)鐘的空閑等待，這樣狀態(tài)機(jī)只需兩種狀態(tài)(空閑和工作)就能正常工作。相比其它設(shè)計(jì)，在基本不降低性能的前提下，思路比較精煉、清晰。

　　 此SPI模塊有兩種工作方式：查詢方式和DMA方式。查詢方式通過處理器核監(jiān)視SPI的狀態(tài)寄存器來獲知其所處的狀態(tài)，從而決定下一步動(dòng)作。DMA方式由DMA模塊控制數(shù)據(jù)在內(nèi)存和SPI間的交換，而不需要處理器核的參與，有效提高了總線利用率。

3 EDA軟件仿真與FPGA驗(yàn)證

　　 為了保證設(shè)計(jì)的魯棒性，運(yùn)用多種方法對(duì)此IP的功能進(jìn)行了全面的仿真和驗(yàn)證。

　　 首先進(jìn)行EDA軟件仿真驗(yàn)證。這種仿真包括RTL級(jí)和門級(jí)仿真驗(yàn)證。RTL級(jí)仿真只是將代碼文件調(diào)入硬件描述語言的仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。門級(jí)仿真包括布局布線前和布局布線后仿真。布局布線后仿真，可以獲得比較精確的時(shí)延參數(shù),能夠比較真實(shí)地反映芯片制造完成后，模塊在實(shí)際工作中的行為與性能，所以通過了此類仿真就認(rèn)為模塊設(shè)計(jì)成功，可以進(jìn)行流片。將RTL級(jí)代碼轉(zhuǎn)換成門級(jí)網(wǎng)表，使用的是Synopsys公司的綜合工具DC(Design Compiler)以及***集成電路制造公司(TSMC)的0.25μm標(biāo)準(zhǔn)單元庫。

　　 在傳統(tǒng)的設(shè)計(jì)流程中進(jìn)行功能驗(yàn)證，首先需要通過寫測(cè)試矢量的方式給需要進(jìn)行功能測(cè)試的模塊加激勵(lì)，然后通過觀察模塊的輸出結(jié)果，判斷模塊的功能是否正確。但是在寫測(cè)試矢量時(shí)，測(cè)試工程師是在自己對(duì)模塊功能理解的基礎(chǔ)上進(jìn)行的。這樣就存在一個(gè)問題，測(cè)試矢量對(duì)模塊的激勵(lì)有可能是不完備的，還有可能是錯(cuò)誤的。由此有可能模塊的功能是錯(cuò)誤的，但測(cè)試矢量的激勵(lì)并沒有使錯(cuò)誤體現(xiàn)出來；也有可能模塊的功能是正確的，誤報(bào)錯(cuò)誤使驗(yàn)證過程變得非常低效[5]。為避免以上問題，在模塊的功能驗(yàn)證中，采用系統(tǒng)級(jí)驗(yàn)證環(huán)境。該環(huán)境由IP 總線、驅(qū)動(dòng)器、監(jiān)視器、外部模塊和協(xié)調(diào)它們工作的腳本組成。組成系統(tǒng)的各模塊可以按需要加入環(huán)境。每次驗(yàn)證過程就是相應(yīng)的激勵(lì)作用于環(huán)境的過程。驗(yàn)證結(jié)果由環(huán)境產(chǎn)生、檢驗(yàn)和輸出。該驗(yàn)證環(huán)境在SOLARIS5.8操作系統(tǒng)下，仿真器采用Synopsys公司的VCS，支持C/C++、Verilog和VHDL協(xié)同仿真，可以直接將SPI模塊掛在驗(yàn)證環(huán)境中，通過Verilog的$readmemh任務(wù)讀入軟件激勵(lì)進(jìn)行驗(yàn)證。

　　 在系統(tǒng)時(shí)鐘為66MHz，CPOL=1、CPHA=0下收發(fā)6字節(jié)數(shù)據(jù)的仿真結(jié)果如圖5、6所示。

　　 SPI模塊的典型應(yīng)用是：通過與帶SPI接口的觸摸屏控制芯片連接，提供對(duì)觸摸屏的支持。針對(duì)此目標(biāo)，將SPI模塊及其它必要模塊加載到FPGA中進(jìn)行硬件、軟件聯(lián)合調(diào)試，對(duì)實(shí)際電路進(jìn)行驗(yàn)證。我們選用了最常見的四線式電阻式觸摸屏，而觸摸屏控制芯片采用ADS7843。ADS7843是一個(gè)內(nèi)置12位模數(shù)轉(zhuǎn)換、低導(dǎo)通電阻模擬開關(guān)的串行接口芯片,支持8和12位的A/D轉(zhuǎn)換精度。為了完成一次電極電壓切換和A/D轉(zhuǎn)換，微處理器需要先通過SPI接口往ADS7843發(fā)送控制字，轉(zhuǎn)換完成后再通過SPI接口讀出電壓轉(zhuǎn)換值。標(biāo)準(zhǔn)的一次轉(zhuǎn)換需要24個(gè)時(shí)鐘周期[6]。典型的應(yīng)用電路如圖7所示。

　　 SPI的FPGA驗(yàn)證平臺(tái)包括ARM公司提供的Intergrator/LM-EP20K1000E和Intergrator/CM7TDMI開發(fā)驗(yàn)證板以及Garfield II驗(yàn)證電路板(自行設(shè)計(jì))。其中Intergrator/CM7TDMI上的ARM7TDMI微處理器內(nèi)核作為整個(gè)開發(fā)系統(tǒng)的CPU。通過ARM Multi-ICE，將驗(yàn)證必需的包括SPI在內(nèi)的所有模塊由JTAG口加載到Intergrator/LM-EP20K1000E板上Altera APEX20KE系列的EP20K1000EFC672中。外圍電路由Garfield II驗(yàn)證電路板(包含ADS7843)以及觸摸屏組成。在FPGA上通過軟硬件協(xié)同驗(yàn)證，通過邏輯分析儀觀測(cè)SPI總線信號(hào)，也證明此SPI模塊性能良好。

　　 另外，通過***集成電路制造公司(TSMC)，采用其0.25μm標(biāo)準(zhǔn)單元庫對(duì)該設(shè)計(jì)多次進(jìn)行流水驗(yàn)證，獲得的實(shí)際IP電路在樣機(jī)中工作十分穩(wěn)定。至此，IP的設(shè)計(jì)十分成功。當(dāng)設(shè)計(jì)相似架構(gòu)的SoC芯片時(shí)，可根據(jù)需要配置相應(yīng)參數(shù)后直接進(jìn)行復(fù)用。

結(jié) 語

　　 建立經(jīng)過充分驗(yàn)證的功能正確、性能良好的可復(fù)用IP模塊庫，是快速進(jìn)行SoC設(shè)計(jì)的基礎(chǔ)和要求。設(shè)計(jì)可復(fù)用的IP，需要遵守一定的設(shè)計(jì)方法：完整、清晰的文檔；良好的代碼風(fēng)格；詳細(xì)的注釋；精心設(shè)計(jì)的校驗(yàn)環(huán)境；極高代碼覆蓋率的測(cè)試向量等。本文以SPI模塊IP為例，按照規(guī)范的流程和要求，進(jìn)行了初步的嘗試，得到了較好的結(jié)果。

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