等精度測(cè)頻原理及FPGA設(shè)計(jì) - 基于FPGA和8051單片機(jī)IP核的多功能頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)

　　2 等精度測(cè)頻原理及FPGA設(shè)計(jì)

　　等精度測(cè)量的一個(gè)最大特點(diǎn)是測(cè)量的實(shí)際門控時(shí)間不是一個(gè)固定值，而是一個(gè)與被測(cè)信號(hào)有關(guān)的值，剛好是被測(cè)信號(hào)的整數(shù)倍，即與被測(cè)信號(hào)同步。這樣就達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。等精度測(cè)頻的核心思想就是通過閘門的信號(hào)與被測(cè)信號(hào)同步，將閘門時(shí)間τ控制為被測(cè)信號(hào)周期長度的整數(shù)倍。測(cè)量時(shí)，先打開預(yù)置閘門，當(dāng)檢測(cè)到被測(cè)信號(hào)脈沖沿到達(dá)時(shí)，標(biāo)準(zhǔn)信號(hào)時(shí)鐘開始計(jì)數(shù)。預(yù)置閘門關(guān)閉時(shí)，到達(dá)時(shí)才停止，完成被測(cè)信號(hào)整數(shù)個(gè)周期的測(cè)量。測(cè)量的實(shí)際閘門時(shí)間與預(yù)置閘門時(shí)間可能不完全相同，但最大差值不超過被測(cè)信號(hào)的一個(gè)周期。設(shè)實(shí)際閘門時(shí)間為τ，被測(cè)信號(hào)周期數(shù)為Nx，標(biāo)準(zhǔn)信號(hào)頻率為fs、計(jì)數(shù)值為Ns，則被測(cè)信號(hào)的頻率測(cè)量值為：

　　由于實(shí)際閘門時(shí)間τ為被測(cè)信號(hào)周期的整數(shù)倍，因此Nx是精確的，而標(biāo)準(zhǔn)信號(hào)時(shí)鐘的計(jì)數(shù)值Ns則存在誤差△Ns（|△Ns|≤1），即標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)的真實(shí)值應(yīng)Ns+△Ns。

　　由此可知被測(cè)信號(hào)的頻率真實(shí)值為：

　　可以看出，相對(duì)誤差與被測(cè)信號(hào)本身的頻率特性無關(guān)，即對(duì)整個(gè)測(cè)量頻率域而言，測(cè)量精度相等，因而稱之為“等精度測(cè)量”。標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值Ns越大，則測(cè)量相對(duì)誤差越小，即提高門限時(shí)間τ和標(biāo)準(zhǔn)信號(hào)頻率fs可以提高測(cè)量精度。在精度不變的情況下，提高標(biāo)準(zhǔn)信號(hào)頻率可以縮短門限時(shí)間，提高測(cè)量速度。在計(jì)數(shù)允許時(shí)間內(nèi)，同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，再通過數(shù)學(xué)公式推導(dǎo)得到被測(cè)信號(hào)的頻率。由于門控信號(hào)是被測(cè)信號(hào)的整數(shù)倍，就消除了對(duì)被測(cè)信號(hào)產(chǎn)生的±1誤差，但是會(huì)產(chǎn)生對(duì)標(biāo)準(zhǔn)信號(hào)±1的誤差。如圖4所示。

　　系統(tǒng)中，采用了標(biāo)準(zhǔn)信號(hào)源的精度很高，可以達(dá)到一個(gè)很高的測(cè)量精度，本系統(tǒng)采用晶體作為標(biāo)準(zhǔn)信號(hào)源，因此可以達(dá)到很高的精度。

　　3 FPAG設(shè)計(jì)模塊

　　本系統(tǒng)以Verilog HDL硬件描述語言為工具，在傳統(tǒng)的等精度測(cè)量原理基礎(chǔ)上進(jìn)行了改進(jìn)和優(yōu)化。增加了測(cè)量占空比的功能，同時(shí)由FPGA內(nèi)部產(chǎn)生清零信號(hào)，節(jié)省了資源。FPGA核心模塊如圖5所示。FPGA部分主要由門控信號(hào)產(chǎn)生模塊、計(jì)數(shù)器控制模塊、計(jì)數(shù)器模塊、鎖存器、中斷輸出、數(shù)據(jù)選擇輸出、頂層模塊組成。

　　門控信號(hào)：時(shí)鐘信號(hào)源產(chǎn)生頻率很高的時(shí)鐘信號(hào)，經(jīng)過分頻以后，得到頻率為1 Hz、1 kHz、1 MHz和50 MHz 4種時(shí)鐘信號(hào)，這些信號(hào)作為時(shí)基電路輸入信測(cè)量開始，TW為1s，計(jì)數(shù)器對(duì)被測(cè)信號(hào)fsin進(jìn)行計(jì)數(shù)，如果計(jì)數(shù)超過規(guī)定值9999，產(chǎn)生溢出信號(hào)OVERFLOW，在其作用下，量程轉(zhuǎn)換電路輸出信號(hào)SW狀態(tài)發(fā)生變化，自動(dòng)完成一次量程的換擋，同時(shí)將TW調(diào)整為0．1s，計(jì)數(shù)器重新計(jì)數(shù)。如果還有溢出信號(hào)，繼續(xù)量程換擋，調(diào)整TW，直到不再有溢出信號(hào)為止。其中74160接成了一個(gè)同步四進(jìn)制加法計(jì)數(shù)器，如圖6所示。它的時(shí)鐘輸入端CLK與計(jì)數(shù)器輸出端OVERFLOW（溢出）連接，在溢出信號(hào)作用下，量程轉(zhuǎn)換電路輸出端S1、S0依次輸出00、01、10和11 4個(gè)編碼，實(shí)現(xiàn)自動(dòng)換擋。

　　計(jì)數(shù)器控制模塊：門控信號(hào)啟動(dòng)（上升沿）后，在被測(cè)信號(hào)的上升沿啟動(dòng)計(jì)數(shù)允許模塊，允許計(jì)數(shù)器計(jì)數(shù)；門控信號(hào)關(guān)閉（下降沿）后，在被測(cè)信號(hào)的下一個(gè)上升沿關(guān)閉計(jì)數(shù)允許模塊，停止計(jì)數(shù)，從而保證了門控信號(hào)是被測(cè)信號(hào)的整數(shù)倍，達(dá)到了等精度的目的。