基于FMC接口的2路CameraLink Base輸入子卡模塊1、板卡概述 FMC連接器是一種高速多pin的互連器件，廣泛應(yīng)用于板卡對接的設(shè)備中，特別是在xilinx公司的所有開發(fā)板中都使用。該
2014-06-19 11:23:53
基于FMC接口的2路CameraLink Base輸出子卡模塊1、板卡概述 FMC連接器是一種高速多pin的互連器件，廣泛應(yīng)用于板卡對接的設(shè)備中，特別是在xilinx公司的所有開發(fā)板中都使用。該
2014-06-20 10:09:35
FPGA入門：基本開發(fā)流程概述 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA/CPLD邊練邊學(xué)——快速入門Verilog/VHDL》書中代碼請?jiān)L問網(wǎng)盤：http://pan.baidu.com/s
2015-02-09 20:14:21
FPGA入門：基本開發(fā)流程概述 在第一章中，已經(jīng)給出了FPGA/CPLD的基本開發(fā)流程圖。這里不妨回顧一下，如圖5.15所示。這個(gè)流程圖是一個(gè)相對比較高等級的FPGA/CPLD器件開發(fā)流程，從項(xiàng)目
2019-01-28 02:29:05
FPGA應(yīng)用設(shè)計(jì)中一種嶄新的硬宏開發(fā)流程是怎樣的
2021-05-06 06:49:19
VIRTEX-5FPGA - DC and Switching Characteristics - Xilinx, Inc
2022-11-04 17:22:44
嗨，我試圖從50Mhz外部時(shí)鐘信號到FPGA獲得1.25Mhz時(shí)鐘信號，以運(yùn)行一個(gè)自由運(yùn)行的二進(jìn)制計(jì)數(shù)器。為此，我可以使用2個(gè)DCM并使用第一個(gè)來將clk頻率除以16，將下一個(gè)頻率除以5嗎？還是有
2019-02-14 12:04:24
使用Virtex5就可以了。我嘗試了Xilinx ISE 10.1.02和9.2.04i - 結(jié)果相同。我讀了AR＃31574。我認(rèn)為這不是我的情況。我使用“-ignore_keep_hierarchy”選項(xiàng)
2020-06-01 16:50:55
Virtex5無法正確讀取XCF32P。 Impact可以編程到PROM和VIRTEX5，但是當(dāng)Virtex5上電時(shí)，看起來PROM只在D0上輸出串行數(shù)據(jù)，D1..D7為高電平（3.3V
2020-05-27 13:35:05
類型為'ABC_sig_div_16_5_2clk'的邏輯根塊'ABC_sig_div_16_5_2clk'未展開。目標(biāo)'virtex5'不支持符號'ABC_sig_div_16_5_2clk'。我在
2018-09-28 11:35:48
嗨，XilinxIDF站點(diǎn)表明IDF僅支持Virtex-4，Virtex-5，Spartan-6和7系列FPGA。我可以在Xilinx Virtex-6 FPGA上使用IDF嗎？有沒有人嘗試過使用IDF和Virtex-6 FPGA？謝謝，季米特里斯
2020-07-08 15:56:53
嗨，我正在使用virtex5，我想設(shè)置rocketIO。我紅了很多文檔和用戶指南，但因?yàn)橛刑嗟臇|西我迷路了，我不知道如何開始。感謝向?qū)В夷軌蛏蒊P核，但是在我失去了實(shí)現(xiàn)IP核之后。在生成的例子
2020-06-04 11:19:14
，因此光纖傳輸?shù)膽?yīng)用還不多。國內(nèi)外多家研究機(jī)構(gòu)也都進(jìn)行了CAN總線光纖傳輸?shù)难芯浚饕腔诜至⒐饫w收發(fā)元件的方法。本文介紹了一種使用光纖收發(fā)一體模塊，結(jié)合編解碼算法實(shí)現(xiàn)CAN總線光纖傳輸接口的方案
2018-12-04 10:41:09
為了擴(kuò)展VME總線和CAN總線的應(yīng)用范圍，充分利用兩種總線的不同傳輸特點(diǎn)，采用了模塊設(shè)計(jì)方法，提出一種基于FPGA和MCU的總線轉(zhuǎn)換方案。該方案給出了FPGA與上位VME總線部分的VME總線接口
2019-06-28 08:24:19
摘要：本文介紹了一種基于FPGA的光纖陀螺慣導(dǎo)系統(tǒng)溫控電路接口設(shè)計(jì)。主要說明了溫控電路整體結(jié)構(gòu),溫控電路工作流程,FPGA與外圍電路的通信接口和FPGA的邏輯設(shè)計(jì)等幾個(gè)方面。1 引言采用光纖陀螺的捷
2019-06-18 05:00:08
中，數(shù)字信號處理系統(tǒng)經(jīng)常要進(jìn)行高速、高精度的FFF運(yùn)算?，F(xiàn)場可編程邏輯陣列(FPGA)是一種可定制集成電路，具有面向數(shù)字信號處理算法的物理結(jié)構(gòu)。用FPGA實(shí)現(xiàn)FFT處理器具有硬件系統(tǒng)簡單、功耗低的優(yōu)點(diǎn)
2019-07-03 07:56:53
摘要：在飛行模擬器的設(shè)計(jì)中，為了使數(shù)據(jù)能夠快速有效地在飛行模擬器的各個(gè)模塊之間進(jìn)行高速傳遞，提出了一種使用FPGA作為CAN總線節(jié)點(diǎn)結(jié)構(gòu)中的核心處理器的設(shè)計(jì)方法，并完成了飛行模擬器通信接口的軟硬件
2019-06-18 05:00:10
引進(jìn)。我們在研制某新型飛機(jī)火控雷達(dá)系統(tǒng)的檢測設(shè)備的過程中，組建了VXI總線雷達(dá)自動(dòng)檢測系統(tǒng)。在研制該系統(tǒng)過程中,我們開發(fā)了一種利用CPLD和雙口RAM設(shè)計(jì)的寄存器基VXI總線儀器接口電路，下面我們就這一
2018-11-27 11:48:33
基于FMC的支持Virtex7系列FPGA的Full Camera Link 輸出子卡 [img][/img]1、板卡概述 FMC連接器是一種高速多pin的互連器件，廣泛應(yīng)用于板卡對接的設(shè)備中
2020-02-07 11:00:41
FMC228- 四路16位1.2Gsps DA FMC子卡模塊一、概述 FMC連接器是一種高速多pin的互連器件，廣泛應(yīng)用于板卡對接的設(shè)備中，特別是在xilinx公司的所有開發(fā)板中都使用。該
2018-11-09 10:47:44
KIT DEV PCIEXPRESS GTX VIRTEX5
2023-03-22 19:57:02
1I2C總線概述1.1I2C總線介紹l2C總線(InterICBus)由PHILIPS公司推出，是近年來微電子通信控制領(lǐng)域廣泛采用的一種新型總線標(biāo)準(zhǔn)，它是同步通信的一種特殊形式，具有接口線少、控制
2021-12-13 06:19:04
嗨，我正在一個(gè)項(xiàng)目中工作，我需要直接使用我的設(shè)計(jì)ICAP_VIRTEX5。我記得2年前曾讀過關(guān)于這個(gè)街區(qū)的事情，但現(xiàn)在我再也找不到了。此外，我不只是談?wù)?b class="flag-6" style="color: red">Virtex5的HDL文檔或其中一個(gè)
2020-06-17 16:35:39
嗨，我想在FPGA中捕獲串行ADC樣本。我將ADS5281（12位，50Msps）連接到Virtex5 SX95T。ADC時(shí)鐘和數(shù)據(jù)饋入Virtex5中的iDDR。如果adc時(shí)鐘低至120 MHz
2020-04-17 09:26:34
本文概述了開發(fā)這種系統(tǒng)所必須面對的各種設(shè)計(jì)挑戰(zhàn)，并講解了Altium公司的最新電子設(shè)計(jì)環(huán)境Nexar如何為FPGA設(shè)計(jì)提供一種全新的方法。這種方法不僅可將處理器有效地集成入FPGA之中，而且成為一種挖掘現(xiàn)有以及未來大容量、低成本FPGA部件應(yīng)用潛力的系統(tǒng)級
2021-05-08 06:02:24
Stratix III FPGA與Xilinx Virtex-5的體系結(jié)構(gòu)對比Stratix III FPGA與Xilinx Virtex-5的性能對比
2021-05-07 07:00:14
你好，我使用Xilinx Virtex5，我安裝了ISE Suit Desgin。系統(tǒng)生成器配置有Matlab R2013a。當(dāng)我啟動(dòng)系統(tǒng)生成器時(shí)，matlab打開，幾秒鐘后它會(huì)自動(dòng)關(guān)閉。有時(shí)它會(huì)給我一個(gè)錯(cuò)誤：未知的軟件異常0xc00000d。你能幫我解決這個(gè)問題嗎？親切的
2020-05-18 08:39:45
你好，我正在通過平臺電纜USB使用帶有iMPACT的Virtex5編程公司板。我正在使用JTAG模式，“初始化鏈”可以識別微處理器和FPGA并提示輸入bsd / bit文件。提供這些后，我可以成功
2020-06-02 10:30:49
你好，我正在嘗試在zynq設(shè)備上實(shí)現(xiàn)一個(gè)設(shè)計(jì)。我已經(jīng)在Virtex5設(shè)備上實(shí)現(xiàn)了它，它的工作非常好。但是當(dāng)我更改設(shè)備時(shí)，我在放置和路由階段得到了以下錯(cuò)誤。我更改了UCF文件，但我不明白這個(gè)錯(cuò)誤
2018-10-15 11:52:53
為什么推出Virtex-5LXT FPGA平臺和IP解決方案？如何打造一個(gè)適用于星形系統(tǒng)和網(wǎng)狀系統(tǒng)的串行背板結(jié)構(gòu)接口FPGA？
2021-04-29 06:18:31
嗨， 我正在開發(fā)一種設(shè)計(jì)，我們的主板有1個(gè)virtex5 fpga和9個(gè)從屬卡，每個(gè)都有1個(gè)V5 fpga。我想同步所有9個(gè)從卡的操作。我還希望主卡和從卡之間的數(shù)據(jù)傳輸速率為300-400Mbps
2019-01-30 06:52:36
嗨，Actuallay我正在研究Xilinx大學(xué)計(jì)劃的Virtex5評估委員會(huì)，我有兩個(gè)問題：第一個(gè)是，以太網(wǎng)應(yīng)用需要與Virtex5一起使用的硬件資源是什么，換句話說，如果我應(yīng)該傳輸基于V5
2020-06-02 06:20:56
各位前輩好!我在用Xilinx Virtex5 FPGA做通過千兆網(wǎng)和上位機(jī)通信，有幾個(gè)問題想請教：1、tri-mode ethernet mac 和 virtex-5 embedded
2016-05-31 22:41:53
嗨我正在回讀并擦洗XC5VFX130T，當(dāng)在Virtex5中清除部分配置存儲(chǔ)器時(shí)，DONE引腳的行為是什么？保持高電平還是取消激活？不管怎么說，還是要謝謝你！handoujack。
2020-06-16 16:11:39
不可回避的挑戰(zhàn)。為了應(yīng)對串行背板設(shè)計(jì)中的這一系列挑戰(zhàn)，Xilinx推出了Virtex-5LXT FPGA平臺和IP解決方案。 串行背板解決方案面向串行背板應(yīng)用的Xilinx Virtex-5
2019-04-16 07:00:07
線卡提供了分布式交換和QoS功能。 線卡邏輯接口可以輕松地裝入到XC5VLX30T器件上，而中繼卡接口結(jié)構(gòu)則可裝入到XC5VLX50T器件上。與星形系統(tǒng)示例類似，利用Virtex-5LXT解決方案，可以
2019-04-16 07:00:05
些位置可以訪問各組 (bank) 內(nèi)可用的 BUFIO。對于 x36 寬的 QDR II SRAM 接口，CQ_P 和 CQ_N 均用來采集讀數(shù)據(jù)（第 11 頁圖9）。一個(gè)Virtex-5 器件中的每個(gè)
2019-04-22 07:00:07
嗨， 我使用的是Virtex-5 FPGA，DDR2 MIG，我的ISE版本是13.2。 我的phy_init_done信號沒有被斷言。我發(fā)現(xiàn)校準(zhǔn)序列卡在階段2.階段3從未到達(dá)。請?zhí)峁┯嘘P(guān)上述原因的信息？
2020-06-15 11:52:03
SPI總線協(xié)議是什么？如何去實(shí)現(xiàn)一種SPI接口電路？
2021-05-28 07:08:15
一種基于FPGA及NiosII軟核處理器的TFT-LCD接口設(shè)計(jì)
2021-05-31 06:06:03
本文根據(jù)I2C總線仲裁的思想，提出一種多主節(jié)點(diǎn)通信的思想及實(shí)現(xiàn)流程。
2021-05-28 06:21:09
傳統(tǒng)網(wǎng)絡(luò)接口處理流程包括哪些步驟？如何去實(shí)現(xiàn)一種高性能網(wǎng)絡(luò)接口設(shè)計(jì)？
2021-05-20 06:41:48
一種FPGA與DSP的高速通信接口設(shè)計(jì)與實(shí)現(xiàn)方案
2021-06-02 06:07:16
PCI Express總線是什么？如何去設(shè)計(jì)一種PCI Express接口？如何對PCI Express接口進(jìn)行仿真測試？
2021-05-21 06:54:27
/Metastable-Delay-in-Virtex-FPGAs/ba-p/7996有Virtex4和Virtex5的測量。我正在尋找Virtex6和7Series部件的類似亞穩(wěn)態(tài)參數(shù)測量。是否存在應(yīng)用說明？我猜猜V6＆amp; 7應(yīng)該比
2020-07-18 16:58:50
嗨，我有一個(gè)ml505 virtex5板。我已經(jīng)編程了幾個(gè)月，我的意思是我可以使用它。但今天我無法編程，因?yàn)槲义e(cuò)誤地清理了舞會(huì)和名為xc94144xl的東西。我在“沖擊/邊界掃描/初始化鏈”即正常
2020-07-13 09:47:28
“HTG-V6-PCIE”。賽普拉斯CY7C67300 EZ-Host?可編程嵌入式USB Hostand外設(shè)控制器提供USB 2.0接口。是否可以通過賽普拉斯USB配置Virtex-6 FPGA？當(dāng)我嘗試
2020-07-08 07:17:34
隨著現(xiàn)代技術(shù)的發(fā)展，SPI接口總線已經(jīng)成為了一種標(biāo)準(zhǔn)的接口，由于協(xié)議實(shí)現(xiàn)簡單，并且I／O資源占用少，為此SPI總線的應(yīng)用十分廣泛。目前，SPI接口的軟件擴(kuò)展方法雖然簡單方便，但若用來通信，則速度
2019-08-09 08:14:34
你好我在virtex5 FX200T中使用LogiCORE IP SerialRapidIO v5.6 ipcore。1）我的查詢是提供的用戶指南，ug503不包含任何模擬結(jié)果，任何人都可以幫我驗(yàn)證我的設(shè)計(jì)。2）如果可能，請參閱包含ipcore詳細(xì)說明的文件。謝謝＆amp;問候，馬杜
2020-03-17 09:46:07
大家好我們必須寫一個(gè)vhdl解碼器代碼解碼器特別是用狀態(tài)機(jī)構(gòu)建我們怎么知道對于一個(gè)FPGA的好工作有多少狀態(tài)（例如virtex5 FX100t）？謝謝你的回答沙洛姆以上來自于谷歌翻譯以下為原文
2019-01-17 09:18:12
本文介紹一種以FPGA為核心，設(shè)計(jì)了一種基于FPGA的數(shù)字秒表？
2021-05-10 06:40:32
SOPC中的Avalon總線是什么？Nios II系統(tǒng)中的緊耦合存儲(chǔ)器該如何去設(shè)計(jì)？怎樣去設(shè)計(jì)一種SRAM的接口？
2021-05-28 06:44:01
怎樣去設(shè)計(jì)一種基于VME總線的以太網(wǎng)接口設(shè)備？
2021-05-27 07:00:14
大家好，我對FPGA技術(shù)還不熟悉，而且我正在學(xué)習(xí)。我對DDR2 SRAM感到困惑，當(dāng)我創(chuàng)建一個(gè)程序時(shí)...說一個(gè)寄存器，fifo等，數(shù)據(jù)是存儲(chǔ)在Virtex5部分還是存儲(chǔ)在板上的SRAM內(nèi)存中？謝謝！-Mike！
2020-05-27 12:20:31
你好，我最近正在進(jìn)行FPGA測試工作，我碰巧使用xilinx文檔中描述的回讀捕獲UG191.i可以使用回讀驗(yàn)證功能回讀配置存儲(chǔ)器數(shù)據(jù)，但我無法使用CAPTURE_VIRTEX5原語讀回FF
2020-06-11 08:37:48
嗨，我是學(xué)生 我嘗試使用virtex5與部分重新配置教程UG702，但本教程設(shè)計(jì)為virtex6（ML605）所以我需要修復(fù)它 為virtex5創(chuàng)建新的綜合和網(wǎng)表（從源代碼復(fù)制.v文件并運(yùn)行合成
2020-06-16 07:28:38
剛剛學(xué)習(xí)FPGA，不知道怎么用virtex5，想看看例程，網(wǎng)上找不到，想問問各位大神，能給給看看么
2014-12-03 21:56:05
本文介紹了一種FPGA和IPX2805之間的SPI4.2接口模塊設(shè)計(jì)的方法，對硬件設(shè)計(jì)進(jìn)行了說明，著重闡述了FPGA內(nèi)部SPI4.2接口模塊設(shè)計(jì)。
2021-05-06 09:22:44
大家好我正在使用Virtex5 FPGA，我在設(shè)計(jì)中添加了一個(gè)OFFSET IN約束，如下所示。NET“Sysclk”TNM_NET =“Sysclk”;TIMESPEC“TS_Sysclk
2020-06-13 19:23:05
“u_fifo_generator_v9_3”。引腳名稱拼寫錯(cuò)誤可能導(dǎo)致此問題，缺少edif或ngc文件，塊名稱與edif或ngc文件名之間的大小寫不匹配，或者類型名稱的拼寫錯(cuò)誤。目標(biāo)'virtex5'不支持符號'fifo_generator_v9_3'。你能幫我解決一下這個(gè)問題嗎？
2020-04-26 12:14:08
你好朋友， 我已經(jīng)獲得了Virtex5 FPGA應(yīng)用筆記XAPP856，根據(jù)圖6和表3，我們不能使用DCM和BUFG驅(qū)動(dòng)OSERDES來實(shí)現(xiàn)SFI-4.1。因?yàn)?b class="flag-6" style="color: red">Virtex 5系列中的DCM最多可以
2020-06-10 12:48:08
一種基于Virtex-5 FPGA設(shè)計(jì)Gbps無線通信基站設(shè)計(jì)
2021-05-31 06:40:55
誰有Virtex5 FPGA到TI公司64系列的EMIF設(shè)計(jì)文檔？？如果有的話，發(fā)給我一下，多謝啦
2012-11-22 15:24:57
Virtex-5以菊花鏈形式連接，用于主串行配置模式（使用CCLK）。兩個(gè)FPGA的完成引腳連接在一起。EPROM通過Xilinx編程電纜進(jìn)行編程，使用JTAG模式的影響。目前我在TCK引腳上有一個(gè)
2020-06-03 12:38:25
基于FPGA的PCI總線接口設(shè)計(jì):：PCI是一種高性能的局部總線規(guī)范，可實(shí)現(xiàn)各種功能標(biāo)準(zhǔn)的PCI總線卡。本文簡要介紹了PCI總線的特點(diǎn)、信號與命令，提出了一種利用高速FPGA實(shí)現(xiàn)PCI總線接
2009-06-25 08:17:18
48 利用Virtex-5 FPGA迎接存儲(chǔ)器接口設(shè)計(jì)挑戰(zhàn):在不支持新的接口協(xié)議時(shí)，存儲(chǔ)器接口設(shè)計(jì)師總是試圖支持越來越快的接口總線速度。目前，源同步雙數(shù)據(jù)速率 (DDR)存儲(chǔ)器件，例如 DDR2 SDRAM
2010-04-25 10:28:1657 本文提出了一種數(shù)字延遲單元的設(shè)計(jì)方案,該方案能夠?qū)崿F(xiàn)0.1ns的延遲度精度和10ms的動(dòng)態(tài)范圍,通過調(diào)節(jié)該方案的工作參數(shù)可以很方便的實(shí)現(xiàn)更大的動(dòng)態(tài)范圍。該電路在Virtex5系列的FPGA
2010-07-17 18:03:3119
針對傳統(tǒng)模擬電路閾值檢測方法存在的缺點(diǎn)，設(shè)計(jì)出采用高速A/D轉(zhuǎn)換器和高性能Virtex5 FPGA實(shí)現(xiàn)激光測距系統(tǒng)。該系統(tǒng)可以大大降低系統(tǒng)誤差，提高測距精度。
2010-12-17 16:29:1147 摘 要 ：PCI是一種高性能的局部總線規(guī)范，可實(shí)現(xiàn)各種功能標(biāo)準(zhǔn)的PCI總線卡。本文簡要介紹了PCI總線的特點(diǎn)、信號與命令，提出了一種利用高速FPGA實(shí)現(xiàn)PCI總線接口的
2009-06-20 13:13:28
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基于Virtex5的PCI-Express總線接口設(shè)計(jì)
PCI Express是由Intel，Dell，Compaq，IBM，Microsoft等PCI SIG聯(lián)合成立的Arapahoe Work Group共同草擬并推舉成取代PCI總線標(biāo)準(zhǔn)的
2009-10-05 10:25:20910 
SPI 串行總線是一種常用的標(biāo)準(zhǔn)接口,其使用簡單方便而且占用系統(tǒng)資源少,應(yīng)用相當(dāng)廣泛。本文將介紹一種新的通用的SPI 總線的FPGA 實(shí)現(xiàn)方法。
2011-09-09 11:58:2767 Virtex-7 2000T FPGA的容量是市場同類最大28nm器件的2倍，而且比賽靈思最大型Virtex-6 FPGA大2.5倍。雖然2000T由4個(gè)切片組成，但它仍然保持著傳統(tǒng)FPGA的使用模式，設(shè)計(jì)人員可通過賽靈思工具流程
2011-10-26 09:11:302795 本文在研究PCIExpress協(xié)議標(biāo)準(zhǔn)及其接口技術(shù)的基礎(chǔ)上，設(shè)計(jì)了基于Virtex－6FPGA芯片的PCIExpress高速數(shù)據(jù)采集卡，實(shí)現(xiàn)了外部系統(tǒng)與PC的數(shù)據(jù)交互。
2013-01-06 16:18:471580 
部分可重構(gòu)技術(shù)是Xilinx FPGA的一項(xiàng)重要開發(fā)流程。本文結(jié)合Virtex5 FPGA，詳細(xì)講解在ISE + Planahead上完成部分可重構(gòu)功能的流程和技術(shù)要點(diǎn)。
2018-07-04 02:17:003419 
為降低成本，提高設(shè)計(jì)靈活性，提出一種基于FPGA的1553B總線接口方案；采用自頂向下的設(shè)計(jì)方法，在分析1553B總線接口工作原理和響應(yīng)流程的基礎(chǔ)上，完成了接口方案各FPGA功能模塊設(shè)計(jì)；對關(guān)鍵模塊
2017-11-17 13:47:2519842 標(biāo)準(zhǔn)，但由于并行總線整體設(shè)計(jì)難度以及造價(jià)高昂，主流的PCI技術(shù)已經(jīng)成為限制數(shù)據(jù)傳輸系統(tǒng)性能發(fā)揮的瓶頸 。因此，第3代I/O技術(shù)PCIExpress總線標(biāo)準(zhǔn)一經(jīng)推出即成為取代PCI總線的下一代標(biāo)準(zhǔn)，并得到迅速的發(fā)展。
2018-07-19 07:39:00887 
Xilinx 公司Virtex5 系列的FPGA 具有多重配置的特性，允許用戶在不掉電重啟的情況下，根據(jù)不同時(shí)刻的需求，可以從FLASH 中貯存的多個(gè)比特文件選擇加載其中的一個(gè)，實(shí)現(xiàn)系統(tǒng)功能的變換。
2018-12-04 08:37:004653 
Virtex?-6 FPGA內(nèi)置支持PCIExpress?Gen2兼容接口。
本視頻介紹了在ML605評估套件上運(yùn)行的用于PCI Express技術(shù)的Virtex-6 FPGA集成模塊的三個(gè)演示。
2018-11-22 06:30:002820 基于FPGA嵌入式硬核的PCIExpress總線接口設(shè)計(jì)與驗(yàn)證(嵌入式開發(fā)架構(gòu))-該文檔為基于FPGA嵌入式硬核的PCIExpress總線接口設(shè)計(jì)與驗(yàn)證講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
2021-07-30 15:23:377
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