串行接口的設(shè)計與實(shí)現(xiàn)

　　因5G、IoT時代的通訊具備高速率、低時延、高帶寬等特點(diǎn)，要實(shí)現(xiàn)5G和IoT的連接，需要建立大量基站，這也將帶來很多電源、信號、光纖等連接器及線纜的應(yīng)用，因此很多高速數(shù)字接口也漸入我們眼前，目前最常見的算是PCIE，SAS和SATA之類的，當(dāng)然還有10GEthernet上的XAUI協(xié)議及Thunderbolt，這個由英特爾和蘋果公司共同開發(fā)，作為將DisplayPort端口組合在一起的通用高速接口等，今天我們要分享的是HighSpeedDigitalIO本身是如何設(shè)計，如何實(shí)現(xiàn)的！具體的PCIE，SAS之類的名次解釋大家可以問度娘即可：PCIe、SAS和SATA，誰將引領(lǐng)存儲接口

　　HighSpeedDigital通常都是串行接口，也可以說正是因?yàn)樗谴械?，速度才會變得那么高，因?yàn)樗?a href="http://www.ttokpm.com/v/tag/137/" target="_blank">芯片內(nèi)部并行總線上的數(shù)據(jù)變成串行的發(fā)送出去，比如以上提到的QSFP40G它也是通過10G＊4x達(dá)成，但是為什么一定要這樣做呢？高速數(shù)字信號在PCB上的SI問題是非常復(fù)雜的，很難設(shè)計，為什么不能直接把芯片內(nèi)部的并行數(shù)據(jù)直接發(fā)出來呢？我們一起來了解下！

　　這還得從摩爾定律說起，當(dāng)芯片規(guī)模不斷變大時，芯片封裝上的pin并沒有多出來，所以不可能把所有的IO都單獨(dú)拉到封裝上，而熟悉封裝的朋友們都知道，封裝pin增加得越多，封裝成本越高，為了符合市場的性價比，我們也必須達(dá)成如此的要求，而少pin數(shù)對于SI（PI）其實(shí)也是有好處的，設(shè)想幾十個并行IO同時翻轉(zhuǎn)時，就會帶來很大的SSO（simultaneousswitchingouput），電源上的穩(wěn)定性就會很差，整板也會有較大的EMI，當(dāng)幾十個單端parallelIO變成了一對串行信號時，SSO的問題就被極大地減小了，而通常高速串行接口是差分輸入、輸出的，差分信號本身因?yàn)?a href="http://www.ttokpm.com/tags/電流/" target="_blank">電流相反，對于drive端的IC而言，電源上的電流是穩(wěn)定的！所以現(xiàn)在就理解啦高速接口其實(shí)主要是為了降低成本而存在的，但同時，高速接口必須解決的一個問題就是板級的同步問題，當(dāng)IO的速度很慢時，板子走線帶來的delay幾乎可以忽略，但是當(dāng)IO速度很快時，板子走線帶來的delay則會差出幾個周期。

　　圖示了同樣一段走線長度，高速IO已經(jīng)翻轉(zhuǎn)了幾個周期了，低速IO才經(jīng)歷了一個上升沿

　　所以這時候我們不能再用以前那種系統(tǒng)級同步的方式了，因?yàn)檎逵猛粋€clk同步，但是這個clk到各個IC的距離不同，是鐵定無法同步的了，除非平穩(wěn)且完全對稱，走線完全等長，那我想這種板子應(yīng)該完全賣不出去！

　　另一種同步方式，是驅(qū)動IC把clk和data同時向recieve端發(fā)送，再配個等長，就可以保證時鐘和data是對齊的，比如說我們常見的ddr，就是這種方式，但這種方式比較麻煩的是，要傳輸Gbps以上的速度仍然會有非常嚴(yán)格的等長要求，等于又限制了布線的靈活性，這就要求ddr3和ddr4的芯片里面加入training的過程，以實(shí)現(xiàn)讀寫平衡，給我們走線留出更多的裕量。另外，當(dāng)接收端收到driver端發(fā)來的clk后，還得把這個clk跟自己芯片主時鐘對應(yīng)上。假設(shè)一個32bit的ddr數(shù)據(jù)，每8個bit帶一個clk，這樣接收端就會收到4個不一樣的clk，再分別搬移到芯片本身的時鐘域內(nèi)，這樣芯片里就有5個不同的時鐘域了。芯片設(shè)計上也是比較麻煩的。

　　不，這些方案都不夠好，真正好的方案應(yīng)該是簡潔且有效的。既然同時發(fā)送clk和data也不那么靈活，那能不能只發(fā)data，然后在接收端從data里面摘出clk的信息呢？這樣既不需要數(shù)據(jù)跟clk做同步，也不需要對clk進(jìn)行時鐘域的搬移！

　　答案是可以的，高速數(shù)字io的每一個部分，都是服務(wù)于這個目的：有效地解析出data和clk，再搬到內(nèi)部的差分總線上，這些模塊所增加的芯片面積，跟封裝多了幾十個pin的成本比起來根本不算個事，是不是覺得發(fā)明高速串行接口的人太變態(tài)了，能用錢解決的事，非要靠智慧，讓我們這些普通人跟進(jìn)起來多吃力！

　　簡單而言，高速數(shù)字接口的結(jié)構(gòu)可以簡化成下面這張圖：

　　發(fā)送端，首先得有一個并行轉(zhuǎn)串行的結(jié)構(gòu)，這可以用串聯(lián)的D觸發(fā)器實(shí)現(xiàn)，把并行總線上來的數(shù)據(jù)，以并行clk為enable信號一位一位地移動到串聯(lián)的D觸發(fā)器里面去。然后再把內(nèi)部并行clk的相位移動一下（比如移動90度），創(chuàng)造出0度，90度，180度，270度四個時鐘，再與起來，時鐘就變成了原來的4倍，用這個時鐘，把數(shù)據(jù)存在發(fā)送之前的D觸發(fā)器里！接收端也是類似的方式，不過是反過來串轉(zhuǎn)并。數(shù)據(jù)中的時鐘恢復(fù)，是通過pll來完成的，其實(shí)這里不光恢復(fù)時鐘，控制信號也需要從數(shù)據(jù)中分離出來！

　　PLL按照Rxpin上收到的信號的最快頻率恢復(fù)出來，然后再跟Rx與一下，就成了內(nèi)部的Rx數(shù)據(jù)！

　　現(xiàn)在數(shù)據(jù)和時鐘都有了，是我們所謂的那些協(xié)議發(fā)揮作用的時候了。在協(xié)議里我們定義了一些databit的組合作為flag，在接收端接收到這些flag時，來判斷接下來這些數(shù)據(jù)是data，還是control，還是idle！

　　這里多說一句，為什么idle也要區(qū)分出來？發(fā)送時候發(fā)一串0不就完了嗎？事實(shí)上不是這樣。為了能夠正常的回復(fù)出clk來，要盡量保證輸出的data沒有長串的0和1。這就涉及到我們最常見的8b/10bencoding，64b/66bscrambling等等，也是協(xié)議里會定義的東西，要協(xié)會的協(xié)議這類的資料可以去對應(yīng)協(xié)會網(wǎng)站下載