FPGA雙向電路設(shè)計經(jīng)驗(yàn)

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　　在工程應(yīng)用中,雙向電路是設(shè)計者不得不面對的問題.在實(shí)際應(yīng)用中,數(shù)據(jù)總線往往是雙向的.如何正確處理數(shù)據(jù)總線是進(jìn)行時序邏輯電路設(shè)計的基礎(chǔ).在程序設(shè)計過程中,關(guān)鍵技術(shù)在于:實(shí)體部分必須對端口屬性進(jìn)行申明,端口屬性必須為Inout類型,在構(gòu)造體需要對輸出信號進(jìn)行有條件的高阻控制.在雙向電路的處理問題上,常用的處理方式有兩種,在介紹雙向電路的處理方式之前,先看看雙向電路的基本格式:

　　ENTITY Bidir_pin IS

　　(

　　Bidir : INOUT Std_logic;

　　Oe, Clk, From_core : IN Std_logic;

　　To_core : OUT Std_logic;

　　……

　　END Bidir_pin;

　　ARCHITECTURE Behavior OF Bidir_pin IS

　　BEGIN

　　Bidir <= From_core WHEN Oe=‘1’ ELSE “ZZZZ”;

　　To_core <= Bidir;

　　_

　　_

　　_

　　END Behavior;

　　該程序揭示了雙向電路的處理技巧,首先在實(shí)體部分Bidir屬于雙向信號,在端口定義時,端口屬性為Inout類型,即把Bidir信號作為輸入三態(tài)輸出. 語句“Bidir <= From_core WHEN Oe=‘1’ ELSE “ZZZZ”;”表示Bidir信號三態(tài)輸出,語句”To_core <= Bidir;”把Bidir信號作為輸入信號.

　　由此可見,雙向電路在程序設(shè)計中,Didir輸入當(dāng)著普通的In類型,而在輸出時,需要加一定的控制條件,三態(tài)輸出.問題的關(guān)鍵在于:如何確定這個條件?

　　1)雙向信號作一個信號的輸入,作另一信號的輸出

　　ENTITY Bidir IS

　　PORT(

　　Bidir : INOUT STD_LOGIC_VECTOR (7 DOWNTO 0);

　　Oe, Clk : IN STD_LOGIC;

　　From_core : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

　　To_core : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)

　　);

　　END Bidir;

　　ARCHITECTURE Logic OF Bidir IS

　　SIGNAL A : STD_LOGIC_VECTOR (7 DOWNTO 0);

　　SIGNAL B : STD_LOGIC_VECTOR (7 DOWNTO 0);

　　BEGIN

　　PROCESS (Clk)

　　BEGIN

　　IF Clk = ''1'' AND Clk''EVENT THEN

　　A <= From_core;

　　To_core <= B;

　　END IF;

　　END PROCESS;

　　PROCESS (Oe, Bidir)

　　BEGIN

　　IF( Oe = ''0'') THEN

　　Bidir <= "ZZZZZZZZ";

　　B <= Bidir;

　　ELSE

　　Bidir <= A;

　　B <= Bidir;

　　END IF;

　　END PROCESS;

　　END Logic;

　　這種設(shè)計方式叫做寄存雙向信號的方法.本設(shè)計中Bidir為雙向信號,From_core為數(shù)據(jù)輸入端,To_core為數(shù)據(jù)輸出端,Oe為三態(tài)輸出使能,Clk為讀寫數(shù)據(jù)的時鐘.在程序設(shè)計中,需要定義兩個Signal A和B信號.A信號用于輸入數(shù)據(jù)From_core的寄存器,B用于輸出數(shù)據(jù)To_core的寄存器.采用寄存器的方法需要設(shè)計兩個進(jìn)程,一個進(jìn)程把A, B信號在時鐘的控制下負(fù)責(zé)端口的輸入信號From_core和端口輸出信號To_core的連接,這一步實(shí)現(xiàn)了寄存雙向的功能.另外一個進(jìn)程則負(fù)責(zé)信號 A,B和雙向口之間的賦值關(guān)系.本設(shè)計只揭示了簡單的雙向信號操作方式,即Bidir既可以作為From_core的輸出,又可以作為To_core的輸入