gpio上拉好還是下拉好_gpio上拉下拉什么區(qū)別

　　gpio上拉下拉區(qū)別

　　GPIO是一顆芯片（MCU）必須具備的最基本外設(shè)功能。

　　GPIO通常有三種狀態(tài)：高電平、低電平和高阻態(tài)。高阻態(tài)換句話(huà)說(shuō)就是斷開(kāi)狀態(tài)或浮空態(tài)。因此上拉和下拉其中一個(gè)強(qiáng)大的理由就是為了防止輸入端懸空，使其有確定的狀態(tài)。減弱外部電流對(duì)芯片的產(chǎn)生的干擾。

　　上拉就是將不確定的信號(hào)通過(guò)一個(gè)電阻提升為高電平，這個(gè)上拉的電阻的選擇通常有講究，通常是驅(qū)動(dòng)能力和功耗的平衡，若GPIO為輸出為高電平，一般來(lái)說(shuō)，上拉電阻越小，驅(qū)動(dòng)能力越強(qiáng)，但功耗也就越大，同時(shí)還要考慮下級(jí)電路對(duì)驅(qū)動(dòng)能力的要求，上拉電阻選擇的合適才能向下級(jí)電路提供足夠的電流。另外就是數(shù)字電路對(duì)高低電平都有一個(gè)門(mén)檻，以上拉電阻為例，輸出高電平自然是被拉高，但輸出低電平的時(shí)候，通常內(nèi)部的開(kāi)關(guān)管會(huì)被導(dǎo)通到地，這必須確保內(nèi)部導(dǎo)通到地這一段之間的電阻和上拉電阻的比值足夠讓其電平處在零電平門(mén)檻之下。對(duì)頻率比較高的時(shí)候，上拉電阻和開(kāi)關(guān)管漏源級(jí)之間的電容和下級(jí)電路之間的輸入電容會(huì)形成“RC延遲”，電阻越大，延遲越大。下拉電阻的選擇原理和上拉電阻是一樣的。

　　還有另外兩個(gè)概念：拉電流和灌電流。這兩個(gè)名詞本是為更形象的表述卻意外的讓人更加迷惑。要弄清楚這兩個(gè)概念首先必須以芯片本身為出發(fā)點(diǎn)，所謂的拉和灌都是相對(duì)芯片本身而言。

　　拉是芯片主動(dòng)輸出電流，從輸出端口輸出電流 ，拉電流就是GPIO輸出高電平給負(fù)載提供的輸出電流。

　　灌是芯片被輸入電流，從輸出端口灌入，灌電流是輸出低電平時(shí)外部數(shù)字電路輸入的電流。

　　另外還有一個(gè)吸收電流的概念，吸收電流時(shí)主動(dòng)吸入電流，是從輸入端口流入，即GPIO被設(shè)置為輸入狀態(tài)。 所以拉電流和灌電流通常都是指相對(duì)輸出而言。

　　gpio上拉好還是下拉好

　　首先 上下拉 是給IO一個(gè)默認(rèn)的狀態(tài) 比如控制EN的話(huà)，那么高有效的我們就下拉，低有效的話(huà)我們就上拉

　　而 很多IO 由于CMOS工藝問(wèn)題會(huì)出現(xiàn)float的現(xiàn)象，所以不能懸空 需要PU PD。

　　上拉和下拉是指GPIO輸出高電位（上拉）還是低電位（下拉）。

　　上拉就是輸入高電平，然后接一個(gè)上拉電阻（起保護(hù)作用），知道上拉就表示該端口在默認(rèn)情況下輸入為高電平。

　　下拉就相反了，指輸入低電平，然后接一個(gè)下拉電阻。

　　那么，什么是高電平，什么是低電平呢？這是電路方面的知識(shí)，百度百科講的，表示不太懂。

　　上拉就是將不確定的信號(hào)通過(guò)一個(gè)電阻鉗位在高電平，電阻同時(shí)起限流作用。

　　下拉同理。也是將不確定的信號(hào)通過(guò)一個(gè)電阻鉗位在低電平。

　　不過(guò)從程序設(shè)計(jì)的角度講，

　　上拉就是如果沒(méi)有輸入信號(hào)則此時(shí)I/O狀態(tài)為1，下拉相反。

　　具體配置為上拉還是下拉，要看電路圖。看外部有沒(méi)有上下拉電阻。

　　上拉寄存器是控制對(duì)應(yīng)端口上拉使能的。當(dāng)對(duì)應(yīng)位為0時(shí)，設(shè)置對(duì)應(yīng)引腳上拉使能，為1時(shí)，禁止對(duì)應(yīng)引腳上拉使能。如果上拉寄存器使能，無(wú)論引腳功能寄存器如何設(shè)置（輸入，輸出，數(shù)據(jù)，中斷等），對(duì)應(yīng)引腳輸出高電平?？梢?jiàn)對(duì)應(yīng)于S3C2410的GPB-BPH口內(nèi)部有上拉電阻寄存器，當(dāng)相應(yīng)的上拉電阻使能時(shí)，對(duì)應(yīng)的I/O引腳懸空時(shí)，表現(xiàn)出高電平。反之，表現(xiàn)出低電平。

　　上拉是一個(gè)電阻接到一個(gè)電壓，其實(shí)就是增強(qiáng)IO的驅(qū)動(dòng)能力。下拉是一個(gè)電阻接到地，保證IO口是低電平。

　　主要是用在TTL電平和CMOS電平之間的相互驅(qū)動(dòng)上面。TTL電平和CMOS電平的邏輯0和1的定義是不一樣的，打個(gè)比方，你的IO輸出邏輯1時(shí)電平是3.3V，而接到IO上的元件的邏輯1是5V，這時(shí)就要將這個(gè)IO接一個(gè)上拉，使該IO的邏輯1能夠和其驅(qū)動(dòng)的設(shè)備的邏輯1電平相當(dāng)。具體上拉下拉電阻怎么計(jì)算，這要看IO輸出的電流是多少，這個(gè)電流經(jīng)過(guò)上下拉電阻時(shí)會(huì)產(chǎn)生一個(gè)壓降，一般上拉電阻接到的電源電壓減去這個(gè)壓降就是該IO可以被拉到的電平值，要求這個(gè)上拉電平值能夠達(dá)到邏輯1的下限。具體那篇文章可以在論壇里搜索一下。

　　1、一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒(méi)有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。

　　2、數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài)，可以通過(guò)上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定。

　　3、I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接，I/O端口的輸出類(lèi)似與一個(gè)三極管的C，當(dāng)C接通過(guò)一個(gè)電阻和電源連接在一起的時(shí)候，該電阻成為上C拉電阻，也就是說(shuō)，如果該端口正常時(shí)為高電平，C通過(guò)一個(gè)電阻和地連接在一起的時(shí)候，該電阻稱(chēng)為下拉電阻，使該端口平時(shí)為低電平，作用：比如，當(dāng)一個(gè)接有上拉電阻的端口設(shè)為輸入狀態(tài)時(shí)，他的常態(tài)就為高電平，用于檢測(cè)低電平的輸入。

　　4、上拉電阻有時(shí)是用來(lái)解決總線(xiàn)驅(qū)動(dòng)能力不足時(shí)提供電流的，一般說(shuō)法是拉電流；下拉電阻是用來(lái)吸收電流的，也就是灌電流。比如有I2C總線(xiàn)使用會(huì)上拉一個(gè)10k的電阻。

　　端口選擇還應(yīng)該注意端口的初始的狀態(tài)。這個(gè)狀態(tài)是系統(tǒng)復(fù)位時(shí)的狀態(tài)，是不受上層軟件控制的，假如選擇的端口正常是高電平有效的，那么應(yīng)該選一個(gè)系統(tǒng)復(fù)位時(shí)，是下拉狀態(tài)的端口。