EDA實(shí)驗(yàn)一 Quartus II軟件的使用

　　實(shí)驗(yàn)一 Quartus II軟件的使用

　　一、 實(shí)驗(yàn)?zāi)康?/p>

　　1、 通過一個(gè)簡(jiǎn)單的3-8譯碼器的設(shè)計(jì)，掌握組合邏輯電路的設(shè)計(jì)方法。

　　2、 初步了解QUARTUSII原理圖輸入設(shè)計(jì)的全過程。

　　3、 掌握組合邏輯電路的靜態(tài)測(cè)試方法。

　　二、 實(shí)驗(yàn)原理

　　3-8譯碼器具有三個(gè)輸入、八個(gè)輸出。當(dāng)輸入信號(hào)按二進(jìn)制方式的表示值為N時(shí)，輸出端標(biāo)號(hào)為N的輸出端輸出高電平表示有信號(hào)產(chǎn)生，而其它則為低電平表示無信號(hào)產(chǎn)生。因?yàn)槿齻€(gè)輸入端能產(chǎn)生的組合狀態(tài)有八種，所以輸出端在每種組合中僅有一位為高電平的情況下，能表示所有的輸入組合。其真值表如表1-1所示

　　輸入輸出

　　ABCD7D6D5D4D3D2D1D0

　　00000000001

　　00100000010

　　01000000100

　　01100001000

　　10000010000

　　10100100000

　　11001000000

　　11110000000

　　表1-1 三-八譯碼器真值表

　　譯碼器不需要像編碼器那樣用一個(gè)輸出端指示輸出是否有效。但可以在輸入中加入一個(gè)輸出使能端，用來指示是否將當(dāng)前的輸入進(jìn)行有效的譯碼，當(dāng)使能端指示輸入信號(hào)無效或不用對(duì)當(dāng)前信號(hào)進(jìn)行譯碼時(shí)，輸出端全為高電平，表示無任何信號(hào)。本實(shí)驗(yàn)設(shè)計(jì)中沒有考慮使能輸入端，自己設(shè)計(jì)時(shí)可以考慮加入使能輸入端時(shí)，自行進(jìn)行相應(yīng)的程序設(shè)計(jì)。

　　三、 實(shí)驗(yàn)內(nèi)容

　　在本實(shí)驗(yàn)中，用三個(gè)撥動(dòng)開關(guān)來表示三八譯碼器的三個(gè)輸入（A、B、C）；用八個(gè)LED來表示三八譯碼器的八個(gè)輸出（D0-D7）。通過輸入不同的值來觀察輸入的結(jié)果與三八譯碼器的真值表（表1-1）是否一致。實(shí)驗(yàn)箱中的撥動(dòng)開關(guān)與FPGA的接口電路如下圖1-1所示，當(dāng)開關(guān)閉合（撥動(dòng)開關(guān)的檔位在下方）時(shí)其輸出為低電平，反之輸出高電平。