FinFET推動更明智的物理IP選擇

半導(dǎo)體行業(yè)目前面臨集成電路（IC）制造方法的巨大變革，這一變革旨在不斷提高IC的性能和密度，可能會對設(shè)計方法產(chǎn)生影響。晶圓代工廠家目前正準(zhǔn)備根據(jù)finFET概念加強(qiáng)使用三維晶體管結(jié)構(gòu)的14nm和16nm工藝，因?yàn)橄啾容^20nm的平面型晶體管，它們可以提供更高的性能。
　　通過提高載流通道，可從門控的三面對其進(jìn)行環(huán)繞，從而使門控展現(xiàn)出更強(qiáng)的靜電控制。這克服了導(dǎo)致過多漏電流的短通道效應(yīng)以及使用大量硅片制造的納米平面型晶體管所產(chǎn)生的其他問題。
　　
　　圖1：更好地說明了頻率范圍內(nèi)的漏電流控制
　　多層面門控的進(jìn)一步優(yōu)勢在于單位范圍內(nèi)的驅(qū)動電流多于平面型器件單位范圍內(nèi)的驅(qū)動電流——相比于平面型器件，在等效門控長度相同的情況下，使用鰭（Fin）結(jié)構(gòu)高度可創(chuàng)建有效容積更大的通道。這意味著有效性能更好。
　　通過增強(qiáng)FinFET性能，可在功率預(yù)算給定的情況下實(shí)現(xiàn)比體硅技術(shù)更高的頻率數(shù)。功耗降低源于以下兩個方面：對寬型高驅(qū)動標(biāo)準(zhǔn)單元的需求降低；以及漏電流量給定情況下，在較低電源電壓下工作的能力。但是，只有改變設(shè)計技術(shù)才能完全實(shí)現(xiàn)功耗降低性能。
　　基于標(biāo)準(zhǔn)單元的流程仍是實(shí)現(xiàn)高生產(chǎn)率IC實(shí)施的關(guān)鍵因素。過去數(shù)十年來，單元提取鞏固了綜合驅(qū)動設(shè)計流程的基礎(chǔ)，為高度自動化的數(shù)字電路實(shí)施提供了基礎(chǔ)，使得小規(guī)模團(tuán)隊進(jìn)行百萬門級電路設(shè)計成為可能。晶體管結(jié)構(gòu)的變更以及相關(guān)的布局依賴效應(yīng)即將突破設(shè)計流程的物理層、單元層和邏輯層之前的清晰接口，這使得設(shè)計人員在布局電路時不得不考慮低層特征。但是，通過增強(qiáng)單元級別智能化，可以維持標(biāo)準(zhǔn)單元提取的生產(chǎn)率優(yōu)勢，并且仍然能夠獲得通過基于finFET的工藝實(shí)現(xiàn)的功率、性能和面積（PPA）優(yōu)勢。
　　伴隨finFET而來的是電路結(jié)構(gòu)因其外形變化而導(dǎo)致的根本性變革（圖2）。給定工藝的鰭（Fin）結(jié)構(gòu)具有固定的寬度和間距。與平面工藝（可通過任意量增加晶體管寬度來提高整體驅(qū)動強(qiáng)度，從而改善大型扇區(qū)或高電容總線的性能）相比，finFET的有效寬度只能通過向晶體管添加更多鰭（Fin）結(jié)構(gòu)才能予以改變。鰭（Fin）結(jié)構(gòu)量化不僅提高模擬和自定義電路設(shè)計的復(fù)雜度，還對數(shù)字電路實(shí)施產(chǎn)生微妙而重要的影響。