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      如何減少PCB設(shè)計中的錯誤提高效率

      2017-11-28 | rar | 0.6 MB | 次下載 | 1積分

      資料介紹

      電路板設(shè)計是一項關(guān)鍵而又耗時的任務(wù)，出現(xiàn)任何問題都需要工程師逐個網(wǎng)絡(luò)逐個元件地檢查整個設(shè)計。可以說電路板設(shè)計要求的細心程度不亞于芯片設(shè)計。
      　　典型的電路板設(shè)計流程由以下步驟組成：
      　　如何減少PCB設(shè)計中的錯誤提高效率
      　　前面三個步驟花的時間最多，因為原理圖檢查是一個手工過程。想像一個具有1000條甚至更多連線的SoC電路板。人工檢查每一根連線是冗長乏味的一項任務(wù)。事實上，檢查每根連線幾乎是不可能的，因而會導(dǎo)致最終電路板出問題，比如錯誤的連線、懸浮節(jié)點等。
      　　原理圖捕獲階段一般會面臨以下幾類問題：
      　　●下劃線錯誤：比如APLLVDD和APLL_VDD
      　　●大小寫問題：比如VDDE和vdde
      　　●拼寫錯誤
      　　●信號短路問題
      　　●……還有許多
      　　為了避免這些錯誤，應(yīng)該有種方法能夠在幾秒的時間內(nèi)檢查完整個原理圖。這個方法可以用原理圖仿真來實現(xiàn)，而原理圖仿真在目前的電路板設(shè)計流程中還很少見到。通過原理圖仿真可以在要求的節(jié)點觀察最終輸出結(jié)果，因此它能自動檢查所有連接問題。
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