經(jīng)硬件仿真驗(yàn)證的可測(cè)試性設(shè)計(jì) （DFT）

幾年前，筆者在自動(dòng)測(cè)試設(shè)備 （ATE） 領(lǐng)導(dǎo)者 Teradyne 工作時(shí)，經(jīng)常會(huì)碰到一個(gè)根本性的兩難抉擇：在生產(chǎn)/測(cè)試車(chē)間，是通過(guò)一件不合格的器件比較好，還是剔除一件合格器件比較好？顯然，這兩個(gè)都不是很好的選擇。如果您剔除一件合格器件，那么將導(dǎo)致您的制造廠(chǎng)的產(chǎn)量下降、利潤(rùn)下滑，繼而造成損失。但是，如果您通過(guò)一件不合格的器件，未檢測(cè)出的制造缺陷終將會(huì)在實(shí)際應(yīng)用階段表現(xiàn)出來(lái)，此時(shí)修復(fù)缺陷所花費(fèi)用將比在制造車(chē)間階段花費(fèi)的費(fèi)用高出數(shù)倍之多，從而影響利潤(rùn)，更嚴(yán)重的是影響客戶(hù)口碑。
　　以上這些在今天依然適用，而且有過(guò)之而無(wú)不及。最近的統(tǒng)計(jì)數(shù)據(jù)表明：制造完成后，測(cè)試芯片是否存在制造缺陷（與不存在設(shè)計(jì)缺陷相比）的成本已增至制造成本的 40%。
　　以上諸多因素推動(dòng)了電子行業(yè)能夠想方設(shè)法在設(shè)計(jì)階段就將可測(cè)試性置入芯片，從而降低測(cè)試成本。該方法稱(chēng)為可測(cè)試性設(shè)計(jì) （DFT），其具有以下作用：
　　確保檢測(cè)出電路中所有的故障
　　減少測(cè)試開(kāi)發(fā)相關(guān)的成本和時(shí)間
　　減少測(cè)試制造芯片所需的執(zhí)行時(shí)間
　　總體而言，隨著時(shí)間的推移，行業(yè)內(nèi)出現(xiàn)兩種形式的 DFT：ad-hoc DFT 和結(jié)構(gòu)化 DFT。
　　Ad-hoc DFT 包括一套提倡“良好”設(shè)計(jì)規(guī)范的規(guī)則，旨在簡(jiǎn)化和加速測(cè)試流程。例如，提供置位和復(fù)位信號(hào)，使得所有觸發(fā)器均可初始化；避免引起振蕩的異步邏輯反饋；邏輯門(mén)設(shè)計(jì)應(yīng)注意避免扇入數(shù)過(guò)大（扇入數(shù)過(guò)大會(huì)導(dǎo)致難以觀(guān)察輸入和控制輸出），或是為難以控制的信號(hào)提供測(cè)試控制。例如，長(zhǎng)計(jì)數(shù)器產(chǎn)生的信號(hào)需要很多個(gè)時(shí)鐘周期進(jìn)行控制，這就需要增加測(cè)試序列的長(zhǎng)度。一般而言，ad-hoc DFT 不會(huì)增加邏輯，即不會(huì)在設(shè)計(jì)中消耗硅。
　　結(jié)構(gòu)化 DFT：掃描和 BIST
　　在一些流程中，結(jié)構(gòu)化 DFT 將引入額外的測(cè)試邏輯。最常用的結(jié)構(gòu)化方法是掃描和內(nèi)置自測(cè)試 （BIST）。
　　1973 年，Williams 和 Angell 首次提及“掃描”一詞。相較于組合設(shè)計(jì)，時(shí)序電路通常難以測(cè)試。掃描方法的主要原理是將內(nèi)部存儲(chǔ)元件作為一個(gè)移位寄存器鏈的一部分，從而通過(guò)串行移位進(jìn)行控制和觀(guān)察。在掃描鏈中，測(cè)試任何電路的主要問(wèn)題是減少寄存器之間的組合邏輯?；静僮魇菍⒚總€(gè)觸發(fā)器轉(zhuǎn)變?yōu)閽呙杓拇嫫?。唯一的成本是額外增加一個(gè)多路復(fù)用器。在正常模式下，觸發(fā)器將以常規(guī)方式運(yùn)作。在掃描模式下，觸發(fā)器將用作移位寄存器?？梢?huà)呙栎敵鲇|發(fā)器中的內(nèi)容，也可以?huà)呙栎斎胄碌闹?。更重要的是，該方法支持開(kāi)發(fā)自動(dòng)測(cè)試模式生成器 （ATPG），并且可減少耗時(shí)繁瑣的測(cè)試向量創(chuàng)建工作。
　　隨著時(shí)間推移，電路復(fù)雜程度不斷增加，與測(cè)試程序開(kāi)發(fā)成本相同，90年代的VLSI設(shè)計(jì)以及千禧年的SoC芯片，其測(cè)試設(shè)備成本和軟件開(kāi)發(fā)成本都大幅飆升。只需考慮：
　　超高且依舊不斷增加的芯片邏輯/管腳比例使得我們更加難以準(zhǔn)確控制和觀(guān)察器件內(nèi)部的工作狀況，對(duì)于測(cè)試而言尤為如此
　　SoC 器件越來(lái)越密集，工藝技術(shù)節(jié)點(diǎn)間的壓降更快
　　測(cè)試模式生成和應(yīng)用變得極長(zhǎng)
　　大量的測(cè)試數(shù)據(jù)必須存儲(chǔ)在 ATE 中
　　全速測(cè)試（GHz 級(jí)）越來(lái)越困難，價(jià)格極其昂貴
　　不熟悉被測(cè)設(shè)計(jì) （DUT） 門(mén)級(jí)結(jié)構(gòu)，這是由于硬件描述語(yǔ)言HDL的邏輯自動(dòng)被綜合，因而帶來(lái)了可測(cè)試性插入問(wèn)題。
　　專(zhuān)業(yè)測(cè)試工程師嚴(yán)重缺乏
　　為應(yīng)對(duì)這一不可阻擋的趨勢(shì)，業(yè)內(nèi)將部分測(cè)試儀的功能集成到芯片上，并命名為 BIST。BIST 降低了復(fù)雜度，繼而又通過(guò)以下兩種方式降低成本和減少對(duì)外部（已編程模式）測(cè)試設(shè)備的依賴(lài)：
　　減少測(cè)試周期持續(xù)時(shí)間
　　減少由測(cè)試儀控制驅(qū)動(dòng)/檢查的 I/O 信號(hào)數(shù)目，從而降低測(cè)試/探查設(shè)置的復(fù)雜度。
　　然后，BIST 就可實(shí)現(xiàn)全速（GHZ 級(jí)）測(cè)試電路，而后進(jìn)行更為徹底的檢查。
　　基本方法是將“優(yōu)良”測(cè)試結(jié)果（響應(yīng)）壓縮成一個(gè)“標(biāo)志”，并將偽隨機(jī)（偽窮舉）模式生成器 （PRG） 應(yīng)用到芯片上。BIST 本質(zhì)上是將模式生成和響應(yīng)評(píng)估集成到芯片上。
　　最主流的 BIST 方法中，為邏輯模塊施加輸入時(shí)，經(jīng)修改的掃描單元生成偽隨機(jī)測(cè)試向量，并接著收集輸出標(biāo)志（借助一個(gè)線(xiàn)性反饋移位寄存器）。BIST 示例包括用于生成偽隨機(jī)序列的 LFSR（線(xiàn)性反饋移位寄存器）和用于生成所測(cè)電路標(biāo)志的 MISR（多輸入特性寄存器）。
　　雖然 BIST 占用更多的硅片面積和驗(yàn)證周期（偽隨機(jī)），但節(jié)省了測(cè)試向量的生成和存儲(chǔ)成本。而且，由于其常常在全時(shí)鐘頻率下運(yùn)行，BIST 通常占用的運(yùn)行時(shí)間會(huì)較少。
　　DFT 驗(yàn)證
　　掃描和 BIST 設(shè)計(jì)通常是在設(shè)計(jì)的功能驗(yàn)證正確之后被合并到設(shè)計(jì)中。遺憾的是，片上測(cè)試架構(gòu)（即掃描鏈、BIST 結(jié)構(gòu)和壓縮/解壓邏輯）的插入可能影響到其自身的功能正確性。因而，必須在植入 DFT 之后執(zhí)行門(mén)級(jí)設(shè)計(jì)驗(yàn)證。