基于信號完整性分析的PCB設(shè)計解析

基于信號完整性分析的PCB設(shè)計流程如圖所示。
　　主要包含以下步驟：
　　
　　圖基于信號完整性分析的高速PCB設(shè)計流程
　?。?）因為整個設(shè)計流程是基于信號完整性分析的，所以在進行PCB設(shè)計之前，必須建立或獲取高速數(shù)字信號傳輸系統(tǒng)各個環(huán)節(jié)的信號完整性模型。
　?。?）在設(shè)計原理圖過程中，利用信號完整性模型對關(guān)鍵網(wǎng)絡(luò)進行信號完整性預分析，依據(jù)分析結(jié)果來選擇合適的元器件參數(shù)和電路拓撲結(jié)構(gòu)等。
　?。?）在原理圖設(shè)計完成后，結(jié)合PCB的疊層設(shè)計參數(shù)和原理圖設(shè)計，對關(guān)鍵信號進行信號完整性原理分析，獲取元器件布局、布線參數(shù)等的解空間，以保證在此解空間中，最終的設(shè)計結(jié)果滿足性能要求。
　?。?）在PCB版圖設(shè)計開始之前，將獲得的各信號解空間的邊界值作為版圖設(shè)計的設(shè)計規(guī)則（約束條件），以此作為PCB版圖布局、布線的設(shè)計依據(jù)。
　?。?）在PCB版圖設(shè)計過程中，對部分完成或全部完成的版圖設(shè)計進行設(shè)計后的信號完整性分析，以確認實際的版圖設(shè)計是否符合預計的信號完整性要求。如果仿真結(jié)果不能滿足性能要求，則需修改版圖設(shè)計甚至原理圖設(shè)計，及時糾正錯誤以降低整個設(shè)計完成后才發(fā)現(xiàn)產(chǎn)品失敗的風險。
　?。?）在PCB設(shè)計完成后，就可以進行PCB制作，PCB制作參數(shù)的公差應控制在規(guī)則允許范圍之內(nèi)。
　?。?）當PCB制作完成后，要進行一系列的測量調(diào)試。一方面測試產(chǎn)品是否滿足性能要求，另一方面通過測量結(jié)果驗證信號完整性分析模型分析過程的正確性，并以此作為修正模型的依據(jù)。
　　采用這套設(shè)計方法，通常不需要或只需要很少的重復修改設(shè)計及制作就能夠最終定稿，從而可以縮短產(chǎn)品開發(fā)周期，降低開發(fā)成本。
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