高速數(shù)字電路設(shè)計(jì)之串音分析

由于目前大部分的數(shù)字電路中，要求時(shí)序控制時(shí)間已達(dá)到 psec 的范圍。因此，在這些系統(tǒng)中，各種組件相互鏈接的導(dǎo)體不應(yīng)再只被看作是一根簡單的導(dǎo)線，而應(yīng)將視之為呈現(xiàn)了高頻效應(yīng)的傳輸線。如果這些傳輸線沒有經(jīng)過合理的設(shè)計(jì)，而仍然以低頻的角度來看待這些傳輸線，那么它們將破壞訊號(hào)的完整性（Signal Integrity；SI），而卻無法分析之。
　　就以計(jì)算機(jī)內(nèi)部中央處理器（CPU）的速度來說，目前P4的中央處理器的速度約達(dá)到3.0 GHZ左右。試想，如此高速的頻率，相對所產(chǎn)生的傳輸線效應(yīng)一定更為顯著，因此在設(shè)計(jì)時(shí)就需更加的注意。當(dāng)電路的處理效能達(dá)到高速階段時(shí)（所謂高速是以其訊號(hào)的上升時(shí)間與導(dǎo)線的長度來做判斷），其傳輸線高頻的效應(yīng)便會(huì)呈現(xiàn)出來，開始有了種種電氣特性上的問題，例如：導(dǎo)線上的傳輸延遲、特性阻抗的改變、阻抗不匹配所產(chǎn)生的反射、導(dǎo)線間耦合所產(chǎn)生的串音等等。
　　基于上述的種種傳輸線高頻效應(yīng)，會(huì)破壞數(shù)字信號(hào)的完整性，使電路產(chǎn)生誤動(dòng)作，因此在設(shè)計(jì)電路之前，若能對高速數(shù)字電路設(shè)計(jì)有所了解，便可免除日后Debug的程序，且提高工作效率，相對的也降低了所需的成本，一舉數(shù)得。
　　本文將針對高速數(shù)字電路設(shè)計(jì)（High-Speed Digital System Design）中最常見的串音噪聲作一分析與探討。
　　串音機(jī)制
　　「串音」常普遍的被考慮其對信號(hào)的影響在兩導(dǎo)線之間會(huì)有哪些噪聲的干擾，就是指一條導(dǎo)線上的能量耦合到其他導(dǎo)線上。它是由導(dǎo)線上通以信號(hào)所引起的電磁場交互作用而產(chǎn)生的；包括芯片（Chip）內(nèi)部、PCB（Printed Circuit Board）板、鏈接器（Connector）、芯片封裝，以及通信電纜中，都可能出現(xiàn)。而隨著技術(shù)的發(fā)展，消費(fèi)者對產(chǎn)品的要求越來越傾向于小而快，在這種情況下，就必須更加注意數(shù)字電路系統(tǒng)中的串音現(xiàn)象；因此為了避免和減小這些串音，學(xué)習(xí)并了解串音的原理和如何在設(shè)計(jì)中避免這些現(xiàn)象的發(fā)生就顯得相當(dāng)重要。
　　過度的導(dǎo)線耦合，即串音噪聲過大時(shí)，將造成不良的影響有：
　　1.改變信號(hào)的完整性
　　2.改變傳輸線的時(shí)序（timing）
　　3.改變傳輸線的特性阻抗。
　　針對以上所提的串音問題，可以利用SPEED2000或是HSPICE進(jìn)行時(shí)域模擬與分析，觀察其在電路板上的電氣特性行為。
　　圖1.1為兩耦合導(dǎo)線間的等效電路架構(gòu)，導(dǎo)線1代表干擾線、導(dǎo)線2代表受擾線。在此已考慮了傳輸線效應(yīng)，所以可用離散模型以一個(gè)（ ）LC網(wǎng)絡(luò)來描述耦合傳輸線的結(jié)構(gòu)，實(shí)際上等效電路應(yīng)包含R、L、G、C四個(gè)組件，但因此處暫不考慮傳輸線損耗的情形下，所以只需考慮L、C兩組件即可。值得注意的地方是整條傳輸線應(yīng)是由不斷延伸多對的LC網(wǎng)絡(luò)所組合而成的，并非只有一段L、C電路（ 此方式有一個(gè)要素就是每個(gè)LC網(wǎng)絡(luò)的導(dǎo)線延遲時(shí)間須遠(yuǎn)小于信號(hào)的波長或是上升時(shí)間 ）。由圖可看出兩耦合導(dǎo)線間的等效電路中存在著互感（Lm）、自感（Ls）、互容（CM）與自容（Cs）。
　　
　　圖1.1　耦合導(dǎo)線間的等效電路架構(gòu)