高速FPGA電路板設(shè)計指南教程免費下載

　　在過去的五年里，真正的模擬CMOS工藝的發(fā)展導(dǎo)致了高速模擬器件在數(shù)字領(lǐng)域的應(yīng)用。150mhz及更高的系統(tǒng)速度已經(jīng)成為數(shù)字邏輯的普遍要求。幾年前被認為是高端和高速的系統(tǒng)現(xiàn)在已經(jīng)便宜且易于實現(xiàn)。然而，這種快速系統(tǒng)速度的集成給數(shù)字世界帶來了模擬系統(tǒng)設(shè)計的挑戰(zhàn)。本文件是與高速系統(tǒng)相關(guān)的印刷電路板（PCB）布局和設(shè)計指南?！案咚佟辈粌H僅意味著更快的通信速率（例如，超過1千兆每秒（Gbps））。具有600 ps上升時間的晶體管晶體管邏輯（TTL）信號也被視為高速信號。這就打開了整個PCB仔細而有針對性的板模擬和設(shè)計的大門。設(shè)計師必須考慮板上的任何不連續(xù)性。“時域反射計”和“不連續(xù)性”部分解釋了如何消除PCB上的不連續(xù)性。一些不連續(xù)的來源是過孔、直角彎和無源連接器?！敖K端”部分解釋了pcb上信號的終端。為了避免反射，終端電阻的放置和選擇至關(guān)重要。由于系統(tǒng)需要更高的速度，他們使用差分信號而不是單端信號，因為更好的噪聲裕度和抗擾性。差分信號在跟蹤布局方面需要PCB設(shè)計者的特別注意?！案櫜季帧辈糠指鶕?jù)跟蹤布局處理差異跟蹤。串擾，可能對單端和差分信號產(chǎn)生同樣的不利影響，也將在本節(jié)中討論。所有密集的高速開關(guān)（即數(shù)百個i/O管腳以高于500 ps的上升和下降時間進行開關(guān)）都會對電源電壓產(chǎn)生強大的瞬態(tài)變化。這些瞬態(tài)變化的發(fā)生是因為在較高頻率的信號切換比在較低頻率的信號切換消耗的功率比例更大。因此，設(shè)備沒有穩(wěn)定的功率基準，模擬和數(shù)字電路都可以從中獲得功率。這種現(xiàn)象被稱為同時開關(guān)噪聲（SSN），“介質(zhì)材料”部分討論了如何通過仔細的電路板設(shè)計來消除這些SSN問題。