資料介紹
Synplify?Pro?8.1半導(dǎo)體設(shè)計(jì)及驗(yàn)證軟件供應(yīng)商Synplicity公司近日對(duì)其可編程邏輯器件(PLD)綜合軟件Synplify?Pro?8.1進(jìn)行了改進(jìn)。Synplify?Pro軟件支持Verilog-2001標(biāo)準(zhǔn)以及新器件及新操作系統(tǒng)(OS)。最新版本的Synplify?Pro軟件提高了若干項(xiàng)QoR(最終結(jié)果質(zhì)量),以及增效定時(shí)引擎及自動(dòng)寄存器重新定時(shí)功能的增強(qiáng),能夠提高設(shè)計(jì)人員的產(chǎn)出率,并且性能更佳。
業(yè)界領(lǐng)先的基于FPGA的ASIC原型驗(yàn)證綜合工具,通過(guò)提供諸如團(tuán)隊(duì)設(shè)計(jì)、自動(dòng)re-timing、快速的編譯以及額外的特性來(lái)優(yōu)化設(shè)計(jì)結(jié)果。除了具有B.E.S.T.引擎外,Synplify?pro又加入了D.S.T.(Direct?Synthesis?Technology),SCOPE(Synthesis?Constraint?Optimization?Environment),STAMP和多點(diǎn)優(yōu)化等技術(shù)來(lái)滿足設(shè)計(jì)者的需求。Synplify?pro提供了和布局布線工具之間的native-link接口來(lái)完成Push-Button的流程,使用戶只需要點(diǎn)擊就可以完成所有的綜合和布局布線的工作?;赟ynplicety公司的B.E.S.T.引擎,Synplify?Pro可以輕松綜合數(shù)百萬(wàn)門(mén)的設(shè)計(jì)而不需要分割。
業(yè)界領(lǐng)先的基于FPGA的ASIC原型驗(yàn)證綜合工具,通過(guò)提供諸如團(tuán)隊(duì)設(shè)計(jì)、自動(dòng)re-timing、快速的編譯以及額外的特性來(lái)優(yōu)化設(shè)計(jì)結(jié)果。除了具有B.E.S.T.引擎外,Synplify?pro又加入了D.S.T.(Direct?Synthesis?Technology),SCOPE(Synthesis?Constraint?Optimization?Environment),STAMP和多點(diǎn)優(yōu)化等技術(shù)來(lái)滿足設(shè)計(jì)者的需求。Synplify?pro提供了和布局布線工具之間的native-link接口來(lái)完成Push-Button的流程,使用戶只需要點(diǎn)擊就可以完成所有的綜合和布局布線的工作?;赟ynplicety公司的B.E.S.T.引擎,Synplify?Pro可以輕松綜合數(shù)百萬(wàn)門(mén)的設(shè)計(jì)而不需要分割。
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