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      電子發(fā)燒友網(wǎng)>電子資料下載>DSP>異質(zhì)性多處理器嵌入式系統(tǒng)微核心之設(shè)計(jì)與實(shí)作

      異質(zhì)性多處理器嵌入式系統(tǒng)微核心之設(shè)計(jì)與實(shí)作

      2011-03-01 | ??它 | 1.3 MB | 次下載 | 免費(fèi)

      資料介紹

      本篇論文采用微核心架構(gòu)在異質(zhì)性多處理器上建構(gòu)核心，經(jīng)由在不同處理器上執(zhí)行相同設(shè)計(jì)之核心以提供上層應(yīng)用程式統(tǒng)一的介面。上層應(yīng)用程式可依據(jù)其所在處理器的特性執(zhí)行相對(duì)應(yīng)的報(bào)務(wù)等待其它應(yīng)用程式的請(qǐng)求。藉由在不同處理器上執(zhí)行相同核心以及不同特性的應(yīng)用程式達(dá)到系統(tǒng)的擴(kuò)充性以及彈性。

      本文主要在闡述說(shuō)明異質(zhì)性多處理器上微核心設(shè)計(jì)。本論文所設(shè)計(jì)的微核心是以訊息傳遞為基礎(chǔ)：并且將核心分成四個(gè)主要競(jìng)價(jià)：行程間通訊、硬體中斷處理、處理器間通訊與排程器。行程間通訊負(fù)責(zé)行程的訊息傳遞；發(fā)生硬體中斷時(shí)則效由硬體中斷處理；處理器間欲相互溝通則是交由處理器通訊處理；排程器依排程策略負(fù)責(zé)選出下一個(gè)將執(zhí)行的行程。

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