資料介紹
引言
目前,隨著視頻處理領(lǐng)域的不斷深入發(fā)展,作為其實(shí)現(xiàn)的主要平臺(tái)——DSP系統(tǒng)的設(shè)計(jì)成為了決定視頻處理算法是否能高速實(shí)時(shí)運(yùn)行的首要因素。
一個(gè)優(yōu)秀的DSP系統(tǒng)框架應(yīng)該至少具有功能的高效實(shí)施性和良好的軟硬件擴(kuò)展性。本文介紹的這種基于視頻處理的DSP系統(tǒng)的框架正是以傳統(tǒng)的數(shù)字信號(hào)處理方式為基礎(chǔ),以高效性和擴(kuò)展性為目標(biāo),并且能夠適應(yīng)大多數(shù)的器件而提出的在硬件上和在軟件上的解決方案。
可通用設(shè)計(jì)模式的思路
硬件結(jié)構(gòu)
傳統(tǒng)的數(shù)字信號(hào)處理過程是由“ADC + DSP + DAC”這種模式構(gòu)成的,其中并未具體的明確指出存儲(chǔ)器的如何使用以及ADC、DSP和DAC之間的數(shù)字邏輯電路關(guān)系如何,而這兩點(diǎn)正是實(shí)現(xiàn)高效實(shí)時(shí)系統(tǒng)的關(guān)鍵所在。
以視頻處理為背景,基于可通用設(shè)計(jì)模式的思路從硬件功能上將DSP系統(tǒng)按圖1中所示的模塊框圖設(shè)計(jì)。從圖中可以看到整個(gè)DSP系統(tǒng)被分為六大模塊:DSP模塊、ADC模塊、DAC模塊、存儲(chǔ)器模塊、數(shù)字邏輯電路模塊和其它模塊。其中,數(shù)字邏輯電路模塊起到了模塊間相互通信的中間“橋”作用,通常選用具有足夠的可編程引腳和內(nèi)部邏輯單元的CPLD或FPGA加上適當(dāng)數(shù)目的開關(guān)器件來實(shí)現(xiàn);而存儲(chǔ)器模塊則由針對(duì)DSP模塊、ADC模塊和DAC模塊的三個(gè)獨(dú)立且結(jié)構(gòu)相同的子模塊組成。
由于各存儲(chǔ)器子模塊間的地址總線、數(shù)據(jù)總線和控制總線的相互獨(dú)立,通過數(shù)字邏輯電路模塊可以使ADC、DSP和DAC三個(gè)模塊在同一時(shí)刻擁有各自獨(dú)立的存儲(chǔ)空間從而為三者的并行無阻礙運(yùn)行提供了有效的硬件保證。如圖2中所示,三個(gè)存儲(chǔ)器子模塊處于循環(huán)式的流水線工作狀態(tài),它們?cè)谙到y(tǒng)中的地位等價(jià);其中每個(gè)存儲(chǔ)器子模塊一般都以整幀圖像為存儲(chǔ)單位,故可簡(jiǎn)稱為幀存。整個(gè)系統(tǒng)處于ADC、DSP和DAC三個(gè)模塊同步并行的工作方式,即DSP處理當(dāng)前幀圖像的同時(shí)ADC正采集下一幀圖像而DAC正傳送上一幀圖像給顯示設(shè)備,這樣DSP只負(fù)責(zé)圖像的處理過程而不涉及圖像在存儲(chǔ)空間中的簡(jiǎn)單搬移。
相應(yīng)的數(shù)字邏輯電路模塊按圖3中所示的互相關(guān)聯(lián)的各子模塊來設(shè)計(jì)。其中,操作控制子模塊用于實(shí)現(xiàn)DSP對(duì)ADC及DAC的控制(復(fù)位或下電ADC及DAC、選擇標(biāo)準(zhǔn)I2C或模擬I2C進(jìn)行配置、同步三者的并行等)與DSP外部中斷的使能,并控制圖3中其它的子模塊;狀態(tài)計(jì)數(shù)子模塊用于產(chǎn)生四類狀態(tài):上電初始態(tài)和三類工作態(tài);ADC或DAC譯址及控制轉(zhuǎn)化子模塊用于產(chǎn)生ADC或DAC控制相應(yīng)存儲(chǔ)空間的邏輯;狀態(tài)切換控制子模塊則通過接收?qǐng)D3中其它子模塊的信息來最終實(shí)現(xiàn)存儲(chǔ)空間與ADC、DSP及DAC的相互對(duì)應(yīng)。
當(dāng)系統(tǒng)設(shè)計(jì)中不要求使用DAC或ADC時(shí),圖4中示出了圖1中模塊互連部分與圖2的簡(jiǎn)化;由此可以看出以上基于可通用設(shè)計(jì)模式的DSP系統(tǒng)框架簡(jiǎn)化為了具有以乒乓式存取的雙存儲(chǔ)器子模塊的情況,故基于乒乓式存取的數(shù)據(jù)系統(tǒng)是其特例。此外,該框架可以實(shí)現(xiàn)多路ADC及多路DAC的并行工作,通常選用相應(yīng)數(shù)目的SDRAM作為存儲(chǔ)器子模塊來配合使用。
目前,隨著視頻處理領(lǐng)域的不斷深入發(fā)展,作為其實(shí)現(xiàn)的主要平臺(tái)——DSP系統(tǒng)的設(shè)計(jì)成為了決定視頻處理算法是否能高速實(shí)時(shí)運(yùn)行的首要因素。
一個(gè)優(yōu)秀的DSP系統(tǒng)框架應(yīng)該至少具有功能的高效實(shí)施性和良好的軟硬件擴(kuò)展性。本文介紹的這種基于視頻處理的DSP系統(tǒng)的框架正是以傳統(tǒng)的數(shù)字信號(hào)處理方式為基礎(chǔ),以高效性和擴(kuò)展性為目標(biāo),并且能夠適應(yīng)大多數(shù)的器件而提出的在硬件上和在軟件上的解決方案。
可通用設(shè)計(jì)模式的思路
硬件結(jié)構(gòu)
傳統(tǒng)的數(shù)字信號(hào)處理過程是由“ADC + DSP + DAC”這種模式構(gòu)成的,其中并未具體的明確指出存儲(chǔ)器的如何使用以及ADC、DSP和DAC之間的數(shù)字邏輯電路關(guān)系如何,而這兩點(diǎn)正是實(shí)現(xiàn)高效實(shí)時(shí)系統(tǒng)的關(guān)鍵所在。
以視頻處理為背景,基于可通用設(shè)計(jì)模式的思路從硬件功能上將DSP系統(tǒng)按圖1中所示的模塊框圖設(shè)計(jì)。從圖中可以看到整個(gè)DSP系統(tǒng)被分為六大模塊:DSP模塊、ADC模塊、DAC模塊、存儲(chǔ)器模塊、數(shù)字邏輯電路模塊和其它模塊。其中,數(shù)字邏輯電路模塊起到了模塊間相互通信的中間“橋”作用,通常選用具有足夠的可編程引腳和內(nèi)部邏輯單元的CPLD或FPGA加上適當(dāng)數(shù)目的開關(guān)器件來實(shí)現(xiàn);而存儲(chǔ)器模塊則由針對(duì)DSP模塊、ADC模塊和DAC模塊的三個(gè)獨(dú)立且結(jié)構(gòu)相同的子模塊組成。
由于各存儲(chǔ)器子模塊間的地址總線、數(shù)據(jù)總線和控制總線的相互獨(dú)立,通過數(shù)字邏輯電路模塊可以使ADC、DSP和DAC三個(gè)模塊在同一時(shí)刻擁有各自獨(dú)立的存儲(chǔ)空間從而為三者的并行無阻礙運(yùn)行提供了有效的硬件保證。如圖2中所示,三個(gè)存儲(chǔ)器子模塊處于循環(huán)式的流水線工作狀態(tài),它們?cè)谙到y(tǒng)中的地位等價(jià);其中每個(gè)存儲(chǔ)器子模塊一般都以整幀圖像為存儲(chǔ)單位,故可簡(jiǎn)稱為幀存。整個(gè)系統(tǒng)處于ADC、DSP和DAC三個(gè)模塊同步并行的工作方式,即DSP處理當(dāng)前幀圖像的同時(shí)ADC正采集下一幀圖像而DAC正傳送上一幀圖像給顯示設(shè)備,這樣DSP只負(fù)責(zé)圖像的處理過程而不涉及圖像在存儲(chǔ)空間中的簡(jiǎn)單搬移。
相應(yīng)的數(shù)字邏輯電路模塊按圖3中所示的互相關(guān)聯(lián)的各子模塊來設(shè)計(jì)。其中,操作控制子模塊用于實(shí)現(xiàn)DSP對(duì)ADC及DAC的控制(復(fù)位或下電ADC及DAC、選擇標(biāo)準(zhǔn)I2C或模擬I2C進(jìn)行配置、同步三者的并行等)與DSP外部中斷的使能,并控制圖3中其它的子模塊;狀態(tài)計(jì)數(shù)子模塊用于產(chǎn)生四類狀態(tài):上電初始態(tài)和三類工作態(tài);ADC或DAC譯址及控制轉(zhuǎn)化子模塊用于產(chǎn)生ADC或DAC控制相應(yīng)存儲(chǔ)空間的邏輯;狀態(tài)切換控制子模塊則通過接收?qǐng)D3中其它子模塊的信息來最終實(shí)現(xiàn)存儲(chǔ)空間與ADC、DSP及DAC的相互對(duì)應(yīng)。
當(dāng)系統(tǒng)設(shè)計(jì)中不要求使用DAC或ADC時(shí),圖4中示出了圖1中模塊互連部分與圖2的簡(jiǎn)化;由此可以看出以上基于可通用設(shè)計(jì)模式的DSP系統(tǒng)框架簡(jiǎn)化為了具有以乒乓式存取的雙存儲(chǔ)器子模塊的情況,故基于乒乓式存取的數(shù)據(jù)系統(tǒng)是其特例。此外,該框架可以實(shí)現(xiàn)多路ADC及多路DAC的并行工作,通常選用相應(yīng)數(shù)目的SDRAM作為存儲(chǔ)器子模塊來配合使用。
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