資料介紹
1 引言
在現(xiàn)代高性能DSP芯片設計中,鎖相環(huán)(PLL)被廣泛用作片內(nèi)時鐘發(fā)生器,實現(xiàn)相位同步及時鐘倍頻。壓控振蕩器(VCO)作為PLL電路的關鍵模塊,其性能將直接決定PLL的整體工作質(zhì)量。目前,在CMOS工藝中實現(xiàn)的VCO主要有兩大類:LC壓控振蕩器和環(huán)形壓控振蕩器。其中LC壓控振蕩器具有較低的相位噪聲和較低的功耗,但需要采用片上集成電感,因而占用很大的芯片面積,且調(diào)諧范圍較小。而CMOS環(huán)形振蕩器有著頻率調(diào)節(jié)范圍大,芯片面積小,制造工藝簡單等優(yōu)點,且可以通過調(diào)整振蕩器的級數(shù),方便的獲得不同相位的一系列時鐘,因此在系統(tǒng)芯片(SOC)中有著更為廣泛的應用。
本文提出了一種采用四級延遲單元的CMOS環(huán)形壓控振蕩器,每級采用調(diào)節(jié)電流源大小,改變電容放電速度的方式,在方便的提供正交輸出時鐘的同時,具有2MHz至90MHz頻率調(diào)節(jié)范圍以及較低的功耗,可滿足DSP芯片時鐘系統(tǒng)的應用要求。
2 VCO電路設計
在鎖相環(huán)系統(tǒng)中VCO的作用是根據(jù)不同的控制電壓.輸出相應振蕩頻率的波形,并將其輸入至分頻器,從而反饋到輸入端。因此理想的VCO其特性函數(shù)應為:
下載 (689 Bytes)
其中Kvco為常數(shù),表示電路的靈敏度。而實際的VCO調(diào)節(jié)特性表現(xiàn)出非線性,也就是Kvco不是常數(shù),這種非線性使鎖相環(huán)的穩(wěn)定性退化,因此我們希望在盡可能寬的頻率調(diào)節(jié)范圍內(nèi)Kvco的變化最小。
2.1 整體電路結構
壓控環(huán)形振蕩電路的整體結構框圖如圖1所示,整個環(huán)路由四級延遲單元構成,每級延遲為TD,其中前三級電路接成反相的,最后一級電路正相連接,因此電路不會被鎖定,且每級振蕩電路的輸出時鐘相移為45°。
圖1 壓控環(huán)形振蕩器的整體結構框圖
這里,V是電荷泵的輸出電壓經(jīng)低通環(huán)路濾波器去除高頻成分后的直流分量,用來控制每級延遲單元的延遲時間。Venable是來自外部控制電路的使能信號,當Venable為低電平時每級差分輸出的兩端均為“0”,此時整個VCO電路關閉,停止振蕩;當Venable為高電平,電路正常工作時,環(huán)路在連續(xù)的電壓結點之閘以的延遲振蕩,產(chǎn)生的振蕩周期為8TD。只要在輸入電壓和延遲時間TD之問建立起線形的關系,輸出信號的頻率F∝1/TD,就能夠?qū)崿F(xiàn)VCO所需的輸入電壓和輸出頻率之間的線性關系。
2.2單元電路設計
圖2 延遲單元電路圖
振蕩器延遲單元的電路結構如圖2所示,電路采用RS觸發(fā)結構來產(chǎn)生差分輸出的信號,這在消除靜態(tài)功耗的同時,具有較好的抗噪聲性能。圖中的M1管和M4管分別提供對電容C1和C2充電時的電流。M2管和M5管作為電流源提供電容放電時的電流,其電流大小隨控制電壓V而改變,從而實現(xiàn)對電容放電速度的調(diào)節(jié)。另外,電容C1和C2是用源漏端接地的NMOS管制成的MOS柵氧電容,具有很高的單位面積電容值,以及較好的精度。
在現(xiàn)代高性能DSP芯片設計中,鎖相環(huán)(PLL)被廣泛用作片內(nèi)時鐘發(fā)生器,實現(xiàn)相位同步及時鐘倍頻。壓控振蕩器(VCO)作為PLL電路的關鍵模塊,其性能將直接決定PLL的整體工作質(zhì)量。目前,在CMOS工藝中實現(xiàn)的VCO主要有兩大類:LC壓控振蕩器和環(huán)形壓控振蕩器。其中LC壓控振蕩器具有較低的相位噪聲和較低的功耗,但需要采用片上集成電感,因而占用很大的芯片面積,且調(diào)諧范圍較小。而CMOS環(huán)形振蕩器有著頻率調(diào)節(jié)范圍大,芯片面積小,制造工藝簡單等優(yōu)點,且可以通過調(diào)整振蕩器的級數(shù),方便的獲得不同相位的一系列時鐘,因此在系統(tǒng)芯片(SOC)中有著更為廣泛的應用。
本文提出了一種采用四級延遲單元的CMOS環(huán)形壓控振蕩器,每級采用調(diào)節(jié)電流源大小,改變電容放電速度的方式,在方便的提供正交輸出時鐘的同時,具有2MHz至90MHz頻率調(diào)節(jié)范圍以及較低的功耗,可滿足DSP芯片時鐘系統(tǒng)的應用要求。
2 VCO電路設計
在鎖相環(huán)系統(tǒng)中VCO的作用是根據(jù)不同的控制電壓.輸出相應振蕩頻率的波形,并將其輸入至分頻器,從而反饋到輸入端。因此理想的VCO其特性函數(shù)應為:
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其中Kvco為常數(shù),表示電路的靈敏度。而實際的VCO調(diào)節(jié)特性表現(xiàn)出非線性,也就是Kvco不是常數(shù),這種非線性使鎖相環(huán)的穩(wěn)定性退化,因此我們希望在盡可能寬的頻率調(diào)節(jié)范圍內(nèi)Kvco的變化最小。
2.1 整體電路結構
壓控環(huán)形振蕩電路的整體結構框圖如圖1所示,整個環(huán)路由四級延遲單元構成,每級延遲為TD,其中前三級電路接成反相的,最后一級電路正相連接,因此電路不會被鎖定,且每級振蕩電路的輸出時鐘相移為45°。
圖1 壓控環(huán)形振蕩器的整體結構框圖
這里,V是電荷泵的輸出電壓經(jīng)低通環(huán)路濾波器去除高頻成分后的直流分量,用來控制每級延遲單元的延遲時間。Venable是來自外部控制電路的使能信號,當Venable為低電平時每級差分輸出的兩端均為“0”,此時整個VCO電路關閉,停止振蕩;當Venable為高電平,電路正常工作時,環(huán)路在連續(xù)的電壓結點之閘以的延遲振蕩,產(chǎn)生的振蕩周期為8TD。只要在輸入電壓和延遲時間TD之問建立起線形的關系,輸出信號的頻率F∝1/TD,就能夠?qū)崿F(xiàn)VCO所需的輸入電壓和輸出頻率之間的線性關系。
2.2單元電路設計
圖2 延遲單元電路圖
振蕩器延遲單元的電路結構如圖2所示,電路采用RS觸發(fā)結構來產(chǎn)生差分輸出的信號,這在消除靜態(tài)功耗的同時,具有較好的抗噪聲性能。圖中的M1管和M4管分別提供對電容C1和C2充電時的電流。M2管和M5管作為電流源提供電容放電時的電流,其電流大小隨控制電壓V而改變,從而實現(xiàn)對電容放電速度的調(diào)節(jié)。另外,電容C1和C2是用源漏端接地的NMOS管制成的MOS柵氧電容,具有很高的單位面積電容值,以及較好的精度。
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