DSP藍(lán)牙數(shù)據(jù)采集系統(tǒng)解析

數(shù)據(jù)采集系統(tǒng)廣泛地應(yīng)用于工業(yè)、國(guó)防、圖像處理、信號(hào)檢測(cè)等領(lǐng)域。DSP處理器是一種高速的數(shù)字信號(hào)處理器，藍(lán)牙技術(shù)作為一種低成本、低功耗、近距離的無(wú)線通信技術(shù)，已廣泛應(yīng)用于許多行業(yè)和領(lǐng)域［1］。本設(shè)計(jì)采用了DSP與FPGA協(xié)同控制處理，并用藍(lán)牙傳輸代替有線電纜傳輸，有效地解決了DSP和FPGA單獨(dú)處理的不足與有線電纜傳輸?shù)谋锥?，大大提高了?shù)據(jù)采集處理能力，拓寬了系統(tǒng)在環(huán)境較為惡劣或特殊場(chǎng)所的應(yīng)用。
　　1 系統(tǒng)硬件設(shè)計(jì)
　　1.1 系統(tǒng)總體設(shè)計(jì)
　　基于DSP與FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)由下位機(jī)和上位機(jī)兩部分組成。其中下位機(jī)主要由前端傳感器、信號(hào)調(diào)理電路、ADC模數(shù)轉(zhuǎn)換電路、DSP與FPGA協(xié)同處理模塊以及藍(lán)牙模塊組成，主要完成前端數(shù)據(jù)的采集、轉(zhuǎn)換、處理等功能，并將處理后的數(shù)據(jù)傳輸給上位機(jī)；上位機(jī)主要由USB藍(lán)牙適配器和PC機(jī)組成，完成數(shù)據(jù)的顯示、監(jiān)控、存儲(chǔ)等功能，并向下位機(jī)發(fā)送命令。該系統(tǒng)主要實(shí)現(xiàn)現(xiàn)場(chǎng)數(shù)據(jù)高精度、高速度、多通道實(shí)時(shí)采集，利用藍(lán)牙的無(wú)線傳輸特性實(shí)現(xiàn)數(shù)據(jù)的無(wú)線傳輸。系統(tǒng)硬件框圖如圖1所示。
　　
　　本系統(tǒng)中，DSP與FPGA協(xié)同控制處理是系統(tǒng)的核心部分，通過(guò)動(dòng)作指令控制前端調(diào)理模塊進(jìn)行數(shù)據(jù)采集，同時(shí)將采集到的數(shù)據(jù)經(jīng)DSP和FPGA協(xié)同處理，后由藍(lán)牙模塊將數(shù)據(jù)傳輸給上位機(jī)，由上位機(jī)完成后續(xù)的相應(yīng)處理工作。
　　1.2 前端調(diào)理模塊
　　前端調(diào)理電路主要包括傳感器、信號(hào)調(diào)理電路、ADC模數(shù)轉(zhuǎn)換模塊。
　　信號(hào)調(diào)理電路包括模擬信號(hào)調(diào)理電路和數(shù)字信號(hào)調(diào)理電路。其模擬信號(hào)調(diào)理主要實(shí)現(xiàn)對(duì)模擬信號(hào)的緩沖、放大、衰減、隔離、濾波以及線性化等處理，以獲得ADC所需要的歸一化信號(hào)；數(shù)字信號(hào)調(diào)理主要完成對(duì)數(shù)字信號(hào)的整形、分頻、隔離、緩沖等處理，以便與FPGA模塊相連。
　　前端調(diào)理電路的核心是模數(shù)轉(zhuǎn)換，對(duì)于模擬信號(hào)，傳感器采集的信號(hào)經(jīng)調(diào)理后需要進(jìn)行模數(shù)轉(zhuǎn)換，然后與FPGA相連。而數(shù)字信號(hào)則經(jīng)過(guò)調(diào)理后可直接與FPGA相連。模數(shù)轉(zhuǎn)換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數(shù)轉(zhuǎn)換器ADS8364。ADS8364采用+5 V工作電壓，具有80 dB共模抑制能力的全差分輸入通道，6個(gè)模擬輸入通道（分為A，B，C 3組）可以同時(shí)并行采樣和轉(zhuǎn)換［2］?？紤]到FPGA可以靈活地改變時(shí)鐘頻率，進(jìn)而改變系統(tǒng)的采樣頻率，所以ADS8364由FPGA提供時(shí)鐘和復(fù)位信號(hào)，最高頻率為5 MHz，其相應(yīng)采樣頻率為250 kHz。同時(shí)FPGA還為ADS8364提供信號(hào)。A/D轉(zhuǎn)換結(jié)束后產(chǎn)生轉(zhuǎn)換結(jié)束信號(hào)，通過(guò)FPGA引發(fā)DSP的中斷。在轉(zhuǎn)換結(jié)束后，F(xiàn)PGA將6個(gè)16位的轉(zhuǎn)換結(jié)果讀入SDRAM中。ADS8364的地址/模式信號(hào)（A0，A1，A2）決定ADS8364的單通道、周期或FIFO模式的數(shù)據(jù)讀取方式。將ADD引腳置為高電平，使得讀出的數(shù)據(jù)中包括轉(zhuǎn)換通道信息。在系統(tǒng)中，采用FPGA實(shí)現(xiàn)ADS8364的接口控制電路，ADS8364轉(zhuǎn)換數(shù)據(jù)通過(guò)FPGA存在SDRAM中。