便攜數(shù)字存儲示波表設(shè)計方案解析

隨著大規(guī)模集成電路技術(shù)、信號分析與處理技術(shù)及嵌入式微處理器軟硬件技術(shù)的迅速發(fā)展，現(xiàn)代電子測量技術(shù)與儀器領(lǐng)域也在不斷探討新的儀器結(jié)構(gòu)和新的測試?yán)碚摷胺椒ā＜瘮?shù)字存儲示波器、數(shù)字萬用表、頻率計三者功能于一體的便攜式數(shù)字存儲示波表正代表了當(dāng)代電子測量儀器發(fā)展的一種新趨勢。便攜式數(shù)字存儲示波表具有體積小、重量輕、成本低、不需交流供電、可靠性高、使用簡便等一系列特性，非常適合于使用在有電源、空間、運輸?shù)葪l件限制的環(huán)境下。
　　便攜式數(shù)字存儲示波表集A/D技術(shù)、ASIC技術(shù)、DSP技術(shù)、LCD顯示技術(shù)于一體，具有極高的技術(shù)含量、很強(qiáng)的實用性和巨大的市場潛力。目前國外已有較成熟的產(chǎn)品，而國內(nèi)在該領(lǐng)域的研究尚屬起步階段。本文所述方案采用嵌入式設(shè)計技術(shù)，成功地實現(xiàn)了對被測信號的實時處理與分析。
　　2. 便攜式數(shù)字存儲示波表的硬件設(shè)計思想
　　2．1 硬件系統(tǒng)結(jié)構(gòu)設(shè)計
　　便攜式數(shù)字存儲示波表硬件上主要包括模擬通道、數(shù)據(jù)采樣、數(shù)據(jù)處理、顯示控制等模塊。圖1所示為一種傳統(tǒng)的以微控制器（DSP）為核心的示波表結(jié)構(gòu)設(shè)計方案。該方案的缺點是：系統(tǒng)只能將DSP做為核心控制器件，造成DSP任務(wù)繁重、接口復(fù)雜。
　　為解決上述問題，本文采用了基于DSP＋FPGA結(jié)構(gòu)的嵌入式設(shè)計方案，如圖2所示。其中FPGA主要集成了以下部件：
　　
　?。?） 2K字節(jié)的FIFO及FIFO控制器：FIFO用來緩存高速ADC采集的信號數(shù)據(jù)。系統(tǒng)無有效觸發(fā)信號時FIFO工作在環(huán)形方式，

　　不斷寫入ADC送來的采樣數(shù)據(jù)；當(dāng)觸發(fā)信號有效后，F(xiàn)IFO工作在桶形方式，F(xiàn)IFO控制器將根據(jù)DSP預(yù)先寫入的預(yù)觸發(fā)/后觸發(fā)時間 控制字設(shè)置FIFO讀指針位置，一旦FIFO寫滿后就停止寫入，并由FIFO控制器通知DSP取走這一屏的采樣數(shù)據(jù)；
　?。?） 2K字節(jié)的顯示緩存：用以緩存從DSP送來的LCD顯示數(shù)據(jù)，并等待LCD控制器取走送LCD顯示；
　?。?） 外圍控制器部分：
　　a. 測頻測周電路：接收模擬通道送來的整形后的測量信號，測得被測信號的頻率/周期值并等待DSP讀?。?br /> 　　b. 采樣頻率控制電路：根據(jù)DSP寫入的控制字分別控制ADC采樣頻率及FIFO寫頻率，以最大限度地利用有限的FIFO空間實現(xiàn)寬頻采樣；
　　c. 觸發(fā)仲裁：確定是否抑制模擬通道送來的觸發(fā)信號；
　　d. 總線仲裁：對DSP產(chǎn)生的地址信號及控制信號進(jìn)行譯碼以完成對外部設(shè)備的操作，并負(fù)責(zé)協(xié)調(diào)FIFO和顯示緩沖可能存在的讀/寫沖突；
　　e. LCD控制器：產(chǎn)生LCD顯示所需的各種時序信號，并負(fù)責(zé)從顯示緩存中讀取數(shù)據(jù)送LCD顯示屏；
　　可見，本設(shè)計將除模擬通道、ADC、DSP及LCD顯示屏之外的絕大部分功能部件都集成在FPGA內(nèi)部。FPGA硬件在解析DSP預(yù)先寫入的少量控制字后即可自動完成數(shù)據(jù)采樣、信號頻率/周期測量以及波形顯示等底層控制功能，而DSP則被解放出來主要負(fù)責(zé)數(shù)據(jù)編碼、波形恢復(fù)及人機(jī)界面等上層數(shù)據(jù)的控制處理。
　　總之，為最大限度地充分發(fā)揮可編程ASIC芯片在嵌入系統(tǒng)設(shè)計中的作用，本設(shè)計使用FPGA分擔(dān)部分系統(tǒng)控制任務(wù)，使DSP能夠更好、更有效地發(fā)揮其數(shù)據(jù)處理的特長；同時，F(xiàn)PGA的使用使系統(tǒng)中分立功能部件大大減少，也有效地縮減了系統(tǒng)的體積和功耗，增加了系統(tǒng)的可靠性。