ARMv6增加的系統(tǒng)支持

16.2 ARMv6增加的系統(tǒng)支持
　　為了滿足目前無線網(wǎng)絡(luò)、汽車電子和消費(fèi)類電子產(chǎn)品不斷增長的市場需要，ARM公司在ARMv6中引入新的技術(shù)和結(jié)構(gòu)組成，包括增強(qiáng)的DSP支持和對多處理器環(huán)境的支持。
　　16.2.1 存儲管理
　　由于在ARMv6體系結(jié)構(gòu)中引入新的存儲管理機(jī)制，處理器的整體性能得到提高。在新的體系結(jié)構(gòu)中，平均指令預(yù)取和數(shù)據(jù)等待時間大幅度減少，存取過程中Cache命中率顯著提高。由于存儲機(jī)制的改善，系統(tǒng)整體性能的提高達(dá)到30％。
　　另外，存儲系統(tǒng)的改善使系統(tǒng)總線（BUS）使用更加合理，從而減少了系統(tǒng)總線使用頻度，降低了系統(tǒng)功耗。
　　圖16.2顯示了ARMv6體系結(jié)構(gòu)存儲系統(tǒng)示意圖。
　　
　　圖16.2 ARMv6存儲系統(tǒng)示意圖
　　1．ARMv6 L1 Cache
　　ARMv6采用“分層”的存儲管理，存儲層次的最頂層在處理器內(nèi)核中。該存儲器被稱為寄存器文件（register file）。這些寄存器被集成在處理器內(nèi)核中，在系統(tǒng)中提供最快的存儲訪問。
　　ARMv6體系結(jié)構(gòu)處理器使用物理索引Cache（Physically tagged caches），即地址轉(zhuǎn)換在CPU和Cache之間，這樣就減少了CPU在運(yùn)行大的操作系統(tǒng)時由于上下文切換而帶來的系統(tǒng)開銷。使用這種物理Cache，可以使CPU的整體性能提高近20％。
　　為了減少在內(nèi)容轉(zhuǎn)換時，刷新Cache的CPU開銷，ARMv6將L1 Cache構(gòu)建為使用物理尋址的存儲系統(tǒng)。系統(tǒng)中設(shè)有TCM作為物理可尋址的快速訪問內(nèi)存，存在于存儲系統(tǒng)中，作為Cache的補(bǔ)充。無論Cache還是TCM，都可以配置為指令和數(shù)據(jù)分離的Harvard架構(gòu)或指令和數(shù)據(jù)統(tǒng)一的馮·諾依曼架構(gòu)。另外，L1 DMA子系統(tǒng)可以使數(shù)據(jù)在沒有CPU參與的情況下，直接和TCM進(jìn)行數(shù)據(jù)傳輸。
　　2．頁表格式
　　在ARMv6體系結(jié)構(gòu)中，頁表格式也發(fā)生了變化。圖16.3顯示了新的一級頁表格式。
　　
　　圖16.3 ARMv6頁表格式
　　協(xié)處理器CP15中的XP-bit可以指定是否使用這種新的頁表格式。如果不設(shè)置該位，則系統(tǒng)繼續(xù)使用ARMv5架構(gòu)的頁表格式。
　　從圖16.3可以看出，新的頁表格式增加了以下特性：
　　· XN：從不執(zhí)行位（execute never bit）。
　　· nG：非全局地址映射位（not Global bit for address matching）。
　　應(yīng)用程序空間指示ASID（Application Space Identifier）是ARMv6體系中增加的又一關(guān)鍵特性。當(dāng)nG位置位時，地址轉(zhuǎn)換使用虛擬地址和ASID相結(jié)合的方法以減少上下文切換的時間。同時，應(yīng)用程序空間指示提供了一種任務(wù)可知調(diào)試方法（task-aware debugging）。
　　有關(guān)ARMv6存儲系統(tǒng)的詳細(xì)內(nèi)容請參閱ARM相關(guān)文檔。
　　3．增加的頁表基地址寄存器
　　為了提高地址轉(zhuǎn)換的處理速度，ARMv6體系結(jié)構(gòu)中增加了一個新的頁表基地址寄存器，以存儲二級頁表的基地址。CP15同時支持TTBR0和TTBR1。專門的控制寄存器用來保存用戶設(shè)定的整數(shù)N，N的取值范圍為0～7。當(dāng)N的值不等于0時，0～232－N的地址空間使用TTBR0，而其他空間使用TTBR1進(jìn)行傳輸控制。一級頁表根據(jù)N取值的不同，占有128bytes～16KB存儲空間。
　　16.2.2 多處理單元支持
　　由于片上系統(tǒng)Soc結(jié)構(gòu)的復(fù)雜化，ARM內(nèi)核現(xiàn)在經(jīng)常被用于有多個處理單元的設(shè)備，這些處理單元競爭使用系統(tǒng)的共享資源。為了滿足多處理單元任務(wù)間同步的需要，Load/Store互斥指令引入到新的ARMv6體系結(jié)構(gòu)中來。新指令包括：
　　· LDREX：加載互斥指令。
　　· STREX：存儲互斥指令。
　　LDREX指令從存儲器中裝載一個值到寄存器，在處理這個數(shù)據(jù)時，不會有任何其他因素改變該值。STREX指令存儲一個值到寄存器，并返回一個指示值。
　　16.2.3 異常處理和中斷
　　ARMv6體系結(jié)構(gòu)提供了對向量中斷（vectored Interrupt）的支持。向量中斷控制器（VIC，Vectored Interrupt Controller）由CP15的寄存器1中的VE – bit來控制。當(dāng)向量中斷控制器使能時，該控制器可以向CPU提供發(fā)生中斷的向量。
　　另外，在ARMv6的體系結(jié)構(gòu)中，程序狀態(tài)寄存器CPSR擴(kuò)展了A位來控制Abort異常。這種機(jī)制類似于程序狀態(tài)寄存器CPSR中I和F bit對IRQ和FIQ的控制。
　　操作系統(tǒng)通常在堆棧中保存一次中斷或異常處理的返回狀態(tài)。ARMv6增加了新的指令來提高這類操作的效率。這種操作在中斷/調(diào)度程序驅(qū)動系統(tǒng)中，出現(xiàn)的頻率是很高的。這些新增加的指令包括：
　　· SRS：保存返回狀態(tài)在特定模式的堆棧中。
　　· RFE：異常返回。
　　· CPSID/CPSIE：改變處理器狀態(tài)，開中斷或關(guān)中斷。
　　16.2.4 混和大小端支持
　　AMRv6體系結(jié)構(gòu)中增加了同時處理大端和小端數(shù)據(jù)的能力。新增加了指令SETEND來設(shè)置一段代碼處理數(shù)據(jù)的字節(jié)排列方式，另外還增加了一些單獨(dú)的處理指令來提高在混和大小端環(huán)境下的處理效率。
　　指令SETEND的標(biāo)準(zhǔn)格式如下：
　　SETEND《endian_specifier》
　　該指令根據(jù)參數(shù)《endian_specifier》的值來改變默認(rèn)的數(shù)據(jù)端格式。
　　SETEND指令的設(shè)置直接和程序狀態(tài)寄存器CPSR中新增加的E位相對應(yīng)。E位對數(shù)據(jù)大小端的控制如圖16.4所示。