基于FPGA的誤碼率測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)

本文提出了一種使用FPGA 實(shí)現(xiàn)誤碼率測(cè)試的設(shè)計(jì)及實(shí)現(xiàn)方法。該設(shè)計(jì)可通過(guò)FPGA 內(nèi)建的異步串行接口向主控計(jì)算機(jī)傳遞誤碼信息，也可以通過(guò)數(shù)碼管實(shí)時(shí)顯示一段時(shí)間內(nèi)的誤碼率。文章先介紹了系統(tǒng)構(gòu)成和工作流程，然后重點(diǎn)分析了關(guān)鍵技術(shù)的實(shí)現(xiàn)。
在通信系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，都需要測(cè)試系統(tǒng)的誤碼性能。而常見(jiàn)的誤碼率測(cè)試儀多
數(shù)專(zhuān)用于測(cè)試各種標(biāo)準(zhǔn)高速信道，不便于測(cè)試實(shí)際應(yīng)用中大量的專(zhuān)用信道，并且價(jià)格昂貴，搭建測(cè)試平臺(tái)復(fù)雜。隨著大規(guī)模集成電路的迅速發(fā)展，F(xiàn)PGA 在保持其集成度高，體積小，功耗低，性?xún)r(jià)比高特性的同時(shí)，能夠?qū)崿F(xiàn)越來(lái)越復(fù)雜設(shè)計(jì)功能，日益廣泛的應(yīng)用于通信設(shè)備的設(shè)計(jì)實(shí)現(xiàn)。
本文提出了一種基于FPGA 的誤碼率測(cè)試儀的方案，使用一片Altera 公司的Cyclone
系列的FPGA（EP1C6-144T）及相關(guān)的外圍電路，實(shí)現(xiàn)誤碼測(cè)試功能，主控計(jì)算機(jī)可以通過(guò)FPGA 內(nèi)建的異步串行接口（UART）配置誤碼測(cè)試儀并讀取誤碼信息，由計(jì)算機(jī)完成誤碼分析。同時(shí)，該方案還提供了簡(jiǎn)易的數(shù)據(jù)顯示，可以在脫離計(jì)算機(jī)的情況下，進(jìn)行通信系統(tǒng)工作性能的定性分析。