DLL在FPGA時(shí)鐘設(shè)計(jì)中的應(yīng)用

DLL在FPGA時(shí)鐘設(shè)計(jì)中的應(yīng)用:在ISE集成開發(fā)環(huán)境中，用硬件描述語(yǔ)言對(duì)FPGA 的內(nèi)部資源DLL等直接例化，實(shí)現(xiàn)其消除時(shí)鐘的相位偏差、倍頻和分頻的功能。時(shí)鐘電路是FPGA開發(fā)板設(shè)計(jì)中的重要組成部分，若超過50 MHz就要考慮傳輸線和信號(hào)的完整性問題，利用DLL實(shí)現(xiàn)外部時(shí)鐘的片內(nèi)管理，可簡(jiǎn)化外部時(shí)鐘電路和PCB板的設(shè)計(jì)。
關(guān)鍵詞：時(shí)鐘；現(xiàn)場(chǎng)可編程門陣列；延遲鎖相環(huán)

1985年，Xilinx推出第一款FPGA(Field Programmable Gate Array)，只包括2個(gè)器件和支持布局布線的設(shè)計(jì)工具[1]。此后，F(xiàn)PGA的發(fā)展非?？?，時(shí)鐘頻率從不到十兆赫茲提高到幾百兆赫茲。隨著FPGA尺寸的增加，芯片上時(shí)鐘的分布質(zhì)量就變得越來越重要。時(shí)鐘相位差和時(shí)鐘延遲嚴(yán)重影響設(shè)備的性能，在大的設(shè)備中，用傳統(tǒng)的時(shí)鐘網(wǎng)絡(luò)控制時(shí)鐘相位差和時(shí)鐘延遲變得十分困難。在FPGA設(shè)計(jì)中，延遲鎖相環(huán)DLL(Delay-Locked Loop)是一種很好的資源，可實(shí)現(xiàn)對(duì)時(shí)鐘的零延時(shí)或倍頻、分頻輸出，特別是較高頻率的時(shí)候，可以簡(jiǎn)化FPGA的設(shè)計(jì)。Xilinx公司在Virtex—E、Spartan—II和Spartan—IIE系列芯片中，一直采用DLL技術(shù)進(jìn)行內(nèi)部時(shí)鐘控制。時(shí)鐘的設(shè)計(jì)和使用是非常重要的，采用可靠的時(shí)鐘是保證設(shè)計(jì)可靠性的重要
前提。