基于FPGA 的嵌入式ASIP 軟核設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA 的嵌入式ASIP 軟核設(shè)計(jì)與實(shí)現(xiàn)
作者:李慶誠(chéng) 任健 劉嘉欣 黃寶貞 來(lái)源:微計(jì)算機(jī)信息
摘要：采用ASIP+FPGA 模式設(shè)計(jì)了一款嵌入式微處理器軟核，以該軟核為例從體系結(jié)構(gòu)和指令集設(shè)計(jì)兩方面對(duì)ASIP+FPGA 模式微處理器軟核的設(shè)計(jì)進(jìn)行了分析和驗(yàn)證，最后通過(guò)與傳統(tǒng)微處理器對(duì)比驗(yàn)證了該設(shè)計(jì)模式的優(yōu)勢(shì)：指令針對(duì)性強(qiáng)，執(zhí)行效率高；易于擴(kuò)展，適應(yīng)性強(qiáng)。
關(guān)鍵詞：嵌入式系統(tǒng)，處理器軟核，ASIP，F(xiàn)PGA，VHDL
嵌入式系統(tǒng)往往執(zhí)行比較單一的任務(wù)，針對(duì)某種特定應(yīng)用而專(zhuān)門(mén)設(shè)計(jì)，但目前在嵌入式系統(tǒng)中采用的微處理器絕大部分都是通用嵌入式微處理器，其通用的指令集面對(duì)千差萬(wàn)別的嵌入式應(yīng)用時(shí)暴露出專(zhuān)用性差，執(zhí)行效率低的弱點(diǎn)。另一個(gè)問(wèn)題是，目前應(yīng)用的嵌入式微處理器都是硬核，功能模塊和指令集都是固定的，當(dāng)應(yīng)用發(fā)生較大變化時(shí)，很難通過(guò)對(duì)微處理器功能模塊和指令集進(jìn)行擴(kuò)展來(lái)適應(yīng)變化，往往只能換用一款新的微處理器，甚至重新設(shè)計(jì)整個(gè)嵌入式系統(tǒng)的硬件和軟件，浪費(fèi)了大量的時(shí)間和金錢(qián)。因此，如何提高指令集的針對(duì)性，提高指令的執(zhí)行效率以及如何增強(qiáng)嵌入式微處理器的擴(kuò)展能力成了困擾嵌入式系統(tǒng)開(kāi)發(fā)人員的兩個(gè)難題。