資料介紹
Verilog的135個(gè)經(jīng)典設(shè)計(jì)實(shí)例
【例 3.1】4 位全加器
module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule
【例 3.2】4 位計(jì)數(shù)器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0; //同步復(fù)位
else out<=out+1; //計(jì)數(shù)
end
endmodule
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