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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>用SignalTap嵌入邏輯分析儀驗證PLD設(shè)計

      用SignalTap嵌入邏輯分析儀驗證PLD設(shè)計

      2010-07-17 | rar | 58 | 次下載 | 5積分

      資料介紹

      要說ASIC設(shè)計者的經(jīng)驗有所提示的話，那么將來的百萬門級可編程邏輯設(shè)計中驗證會耗費大半的設(shè)計周期。隨著設(shè)計復(fù)雜度的增加，傳統(tǒng)的設(shè)計驗證方法如仿真需要其它技術(shù)和工具的補充，因為這些可編程芯片系統(tǒng)（SOPC）進(jìn)行完全的真實模擬是不可在適當(dāng)?shù)臅r間內(nèi)完成。而且，設(shè)計規(guī)模的陡增必然需要新的工具來觀察已編程期間的內(nèi)部操作。尤其是隨著第三方IP使用的增加，它們需要獲取內(nèi)部探測來驗證操作，使其和設(shè)計的其它部分相分離。最后，由于封裝技術(shù)的提高，必須開發(fā)新的方法以使于對象BGA之類日趨小型化和大規(guī)模封裝的硬件進(jìn)行驗證。

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