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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA快速A 律壓縮編碼的設(shè)計(jì)與實(shí)現(xiàn)

      基于FPGA快速A 律壓縮編碼的設(shè)計(jì)與實(shí)現(xiàn)

      2010-07-28 | rar | 697 | 次下載 | 5積分

      資料介紹

      本文針對A律13折線法的算法特點(diǎn),提出一種并行數(shù)據(jù)處理算法,實(shí)現(xiàn)了編碼的流水線操作。運(yùn)用VHDL語言將其在FPGA中實(shí)現(xiàn),借助quartus II6.0平臺進(jìn)行驗(yàn)證,并對驗(yàn)證結(jié)果進(jìn)行分析,評估了系統(tǒng)的性能,證實(shí)了該算法的優(yōu)越性和高效性。
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