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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的NoC驗證平臺的構建

      基于FPGA的NoC驗證平臺的構建

      2011-01-04 | rar | 803 | 次下載 | 3積分

      資料介紹

      針對基于軟件仿真片上網(wǎng)絡NoC（Network on Chip）效率低的問題，提出基于FPGA的NoC驗證平臺構建方案。該平臺集成可重用的流量產(chǎn)生器TG（Traffic Generation）,流量接收器TR（Traffic Receiver）以及NoC軟件，用于對NoC原型系統(tǒng)進行功能驗證和性能評估。實際設計一個多核NoC，并用該平臺對其進行FPGA驗證，結果表明該平臺的驗證速度比軟件仿真提高16000倍以上，并能對多種不同結構、路由算法、流控策略的NoC進行功能驗證和性能評估。
      Abstract:
      ?To solve the problem of Network on Chip（NoC）low efficiency based on software simulation,a FPGA based valida-tion platform construction scheme for Network on Chip（NoC）was proposed.This platform intergrates reusable modules of a traffic generation（TG）,a traffic receiver（TR）and a NoC software,which are used to accomplish the function validation and performance evaluation.A NoC comprises many switching nodes was designed,and the NoC was validated by this plat-form.The experimental result shows that the speed of this platform reaches over16000times faster than software simulation;meanwhile,it can work on NoC which has different topology structure,routing algorithm and flow control strategy.
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