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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的LDPC編碼設(shè)計(jì)

      基于FPGA的LDPC編碼設(shè)計(jì)

      2011-01-06 | rar | 583 | 次下載 | 5積分

      資料介紹

      針對(duì)低密度奇偶校驗(yàn)碼（簡稱LDPC碼）的直接編碼運(yùn)算量較大、復(fù)雜度高，根據(jù)Richardson和Urbanke（RU）建議的編碼方案，介紹一種適于在FPGA上實(shí)現(xiàn)，利用有效校驗(yàn)矩陣來降低編碼復(fù)雜度的LDPC編碼方案，給出了編碼器設(shè)計(jì)實(shí)現(xiàn)的原理和編碼器的結(jié)構(gòu)和基本組成。在QuartusⅡ7.2軟件平臺(tái)上采用基于FPGA的VHDL語言實(shí)現(xiàn)了有效的編碼過程。結(jié)果表明：此方案在保證高效可靠傳輸?shù)耐瑫r(shí)降低了實(shí)現(xiàn)的復(fù)雜度。這種編碼方案可靈活應(yīng)用于不同的校驗(yàn)矩陣H，碼長和碼率的系統(tǒng)中。
      Abstract:
      ?According to Richardson and Urbanke （RU） the proposed encoding scheme for the large computing and the high complexity of the direct encoding large amount of the low-density parity-check codes（LDPC codes）， this paper presents a flexible LDPC encoding scheme suitable for FPGA by using effective check matrix to reduce the complexity of the encoding. It gave the design and implementation principles of encoder and structure and basic components. The effective encoding process based on FPGA with VHDL language is implemented on QuartusⅡ7.2 software platform， the results show that：this scheme decreases the implementation complexity while maintaining efficient and reliable transmission. The encoder suits different parity check H matrix， rates and block length
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