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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA與DDR2的ADC采樣數(shù)據(jù)緩沖器設計

      基于FPGA與DDR2的ADC采樣數(shù)據(jù)緩沖器設計

      2011-03-31 | pdf | 414 KB | 次下載 | 免費

      資料介紹

      摘要:介紹了一種基于現(xiàn)場可編程門陣列(FPGA) 和第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取記憶體(DDR2) 的高速模
      數(shù)轉換(ADC) 采樣數(shù)據(jù)緩沖器設計方法,論述了在Xilinx V5 FPGA 中如何實現(xiàn)高速同步時鐘設計和高速數(shù)據(jù)同步
      接收設計。
      關鍵詞:現(xiàn)場可編程門陣列;模數(shù)轉換器;數(shù)據(jù)緩沖器

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