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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>關(guān)于Altera CPLD的奇怪問題

      關(guān)于Altera CPLD的奇怪問題

      2011-05-25 | doc | 146 KB | 次下載 | 免費(fèi)

      資料介紹

      ?

      什么是.scf？答：SCF文件是MAXPLUSII的仿真文件,? 可以在MP2中新建.

      用Altera_Cpld作了一個(gè)186（主CPU）控制sdram的控制接口, 發(fā)現(xiàn)問題：要使得sdram讀寫正確, 必須把186(主CPU)的clk送給sdram, 而不能把clk經(jīng)cpld的延時(shí)送給sdram. 兩者相差僅僅4ns. 而時(shí)序通過邏輯分析儀測試沒有問題. 此程序在xilinx器件上沒有問題. 這是怎么回事？

      答：建議將所有控制和時(shí)鐘信號(hào)都從PLD輸出, 因?yàn)镾DRAM對時(shí)鐘偏移(clock skew)很敏感, 而Altera的器件PLL允許對時(shí)鐘頻率和相位都進(jìn)行完全控制. 因此, 對于所有使用SDRAM的設(shè)計(jì), Altera的器件PLL必須生成SDRAM時(shí)鐘信號(hào).?

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