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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的提高數(shù)字電路可測(cè)性方法

      基于FPGA的提高數(shù)字電路可測(cè)性方法

      2011-09-21 | pdf | 1.86 MB | 次下載 | 免費(fèi)

      資料介紹

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      隨著集成電路的飛速發(fā)展，可測(cè)性設(shè)計(jì)提上日程。本文主要?jiǎng)?chuàng)新點(diǎn)是利用FPGA的擴(kuò)展菊花鏈提高待測(cè)芯片的可控制性和可觀測(cè)性的方法。多芯片封裝中不支持邊界掃描測(cè)試結(jié)構(gòu)的芯片，通過引腳引出連接到可編程邏輯器件FPGA的邊界掃描單元，形成邊界掃描菊花鏈，再通過PC機(jī)上的邊界掃描測(cè)試軟件對(duì)其進(jìn)行連接性測(cè)試。
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