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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的字形編碼電路和掃描驅(qū)動(dòng)電路的設(shè)計(jì)

      基于CPLD的字形編碼電路和掃描驅(qū)動(dòng)電路的設(shè)計(jì)

      2017-12-05 | rar | 0.1 MB | 次下載 | 免費(fèi)

      資料介紹

      　　實(shí)驗(yàn)原理

      　　四位撥碼開(kāi)關(guān)提供8421BCD碼，經(jīng)譯碼電路后成為8段數(shù)碼管的字形顯示驅(qū)動(dòng)信號(hào)a，b，c，d，e，f，g。掃描電路通過(guò)可調(diào)時(shí)鐘輸出片選地址SEL［2..0］。由SEL［2..0］和a，b，c，d，e，f，g決定了8位中的那一位顯示和顯示什么字形。SEL［2..0］變化的快慢決定了掃描頻率的快慢。

      　　1、參考電路：如圖7-1所示（時(shí)鐘頻率》40Hz）

      　　基于CPLD的字形編碼電路和掃描驅(qū)動(dòng)電路的設(shè)計(jì)

      　　2、參考電路：如圖7-2所示（時(shí)鐘頻率《2Hz）

      基于CPLD的字形編碼電路和掃描驅(qū)動(dòng)電路的設(shè)計(jì)

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