使用 PlanAhead Design 工具提高設(shè)計性能

針對設(shè)計問題——特別是那些大型高性能設(shè)計——最有效的解決方法，是首先對問題進行研究，然后將較大的設(shè)計問題分解成較小的、更易于管理的問題。觀察近年來可編程器件的發(fā)展過程，可以明顯看出，FPGA 在尺寸和復(fù)雜性方面均得到了巨大提高，但 PLD EDA 工具流程卻相對沒有多少變化。
　　在傳統(tǒng)的扁平設(shè)計流程中，每個設(shè)計更改都意味著要對整個設(shè)計進行重新綜合和重新實現(xiàn)。對于要在幾百萬門的器件上實現(xiàn)的復(fù)雜設(shè)計來說，即使是一個微小的更改也會導(dǎo)致長時間的令人無法接受的布局布線 （PAR） 運行，其本身就常常導(dǎo)致不一致的結(jié)果，更不要說典型設(shè)計中從 RTL 到 PAR 的反復(fù)操作所導(dǎo)致的時間耗費。
　　很少有設(shè)計團隊能夠容忍在經(jīng)過比預(yù)期還要長時間的設(shè)計后仍得到出乎意料的低性能這樣的結(jié)果，更不要提隨之而來的挫折感和壓力。此外，這可能還意味著較低的FPGA利用率，甚至錯過產(chǎn)品面市機會。
　　PlanAhead 軟件提供了一種解決方案
　　越來越多的客戶在賽靈思? PlanAhead? 設(shè)計分析工具提供的層次化設(shè)計方法學(xué)中找到解決方案。PlanAhead 軟件為 FPGA 設(shè)計流程增加了可視性和控制。通過解決物理方面（介于邏輯綜合和實現(xiàn)工藝之間）的問題，您可在您的設(shè)計結(jié)果中實現(xiàn)性能的提高。
　　雖然先進的 FPGA 綜合產(chǎn)品為幾百萬門設(shè)計提供極高的自動優(yōu)化水平，許多設(shè)計者仍需要具有更多啟發(fā)性的技術(shù)，以達到最佳性能目標。通過提供早期分析和布局規(guī)劃 （floorplanning）功能，PlanAhead 設(shè)計工具可以施加物理約束，以幫助控制設(shè)計的初始實現(xiàn)。實現(xiàn)后，PlanAhead 軟件可以分析布局和時序結(jié)果，以改進用于完成設(shè)計的布局規(guī)劃。您可以使用來自導(dǎo)入結(jié)果的物理約束，在后續(xù)實現(xiàn)嘗試期間鎖定布局。這些約束可用于創(chuàng)建可重用 IP，連同鎖定布局，一同用于其它設(shè)計。
　　PlanAhead 設(shè)計方法提供了性能、生產(chǎn)力以及結(jié)果的可重復(fù)性。憑借其層次化設(shè)計流程，PlanAhead 軟件可讓您減少運行 PAR 然后返回 RTL 與綜合的反復(fù)次數(shù)。相反，您可以分析設(shè)計并在實現(xiàn)之前解決物理方面的問題。
　　更少的時間，更快的結(jié)果
　　PlanAhead 用戶通常可以實現(xiàn) 10-15% 的性能提升，有些用戶甚至可以實現(xiàn)更高。此外，設(shè)計者還發(fā)現(xiàn)他們可以在一個緊湊的器件中額外加入 10% 的邏輯。更快的性能與更高的利用率的結(jié)合意味著可以使用更小更便宜的器件，或者以更低的速度等級實現(xiàn)設(shè)計目標。
　　PlanAhead 設(shè)計工具可在縮短總設(shè)計時間的同時，還在結(jié)果中增加一定的一致性水平。通過利用以前的布局規(guī)劃或增量設(shè)計技術(shù)，您可以以更少的時間執(zhí)行設(shè)計反復(fù)，實現(xiàn)可重復(fù)的結(jié)果。您還可以利用成功結(jié)果，將它們鎖定下來或在其它設(shè)計中重用。
　　解決真正棘手的性能問題所需要的絕不僅僅是增加新的菜單項或腳本能力。PlanAhead 軟件通過使用各種視圖（見圖 1）展示設(shè)計數(shù)據(jù)，提供了一個完整的環(huán)境，使該層次化方法實現(xiàn)交互并易于使用。這些獨立的視圖可以相互結(jié)合使用，從而允許您快速識別和瀏覽關(guān)鍵設(shè)計對象和信息。
　　
　　圖 1：PlanAhead 軟件提供了設(shè)計的不同視圖，以顯示物理層次、屬性、網(wǎng)表與約束、器件封閉引腳、原理圖及更多。