如何使用FPGA實(shí)現(xiàn)多路同步實(shí)時(shí)數(shù)據(jù)采集的方案設(shè)計(jì)資料免費(fèi)下載

　　介紹了一種基于FPGA的多路同步、實(shí)時(shí)數(shù)據(jù)采集新方案，著重對(duì)其硬件結(jié)構(gòu)和控制邏輯進(jìn)行了闡述，并從工程實(shí)踐方面給出了電路的實(shí)現(xiàn)原則。該方案控制方式靈活可變、具有一定的擴(kuò)展性和通用性，已被成功地應(yīng)用于雙模信息融合系統(tǒng)的設(shè)計(jì)中，實(shí)現(xiàn)了對(duì)雷達(dá)導(dǎo)引頭的多信號(hào)實(shí)時(shí)同步采集。

　　在雷達(dá)／紅外雙模導(dǎo)引頭的信息融合系統(tǒng)中，需要對(duì)雷達(dá)導(dǎo)引頭的多個(gè)模擬信號(hào)進(jìn)行實(shí)時(shí)數(shù)據(jù)采集，同時(shí)還要保證相關(guān)數(shù)據(jù)的同步性。傳統(tǒng)的方案有以下兩種：①采用多片ADC器件，每路模擬輸人對(duì)應(yīng)1片ADC，由系統(tǒng)軟、硬件控制各ADC同步工作（如圖1（a）所示）；②采用1片高速ADC器件，各模擬輸入信號(hào)分別經(jīng)同步采樣和保持后，由多路開關(guān)選擇后送給ADC，由系統(tǒng)軟、硬件控制多路開關(guān)切換，使ADC依次完成各路數(shù)據(jù)的采集（如圖1（b）所示）。由于雙模信息融合系統(tǒng)中需要采集的模擬信號(hào)共有15路，且每5路相關(guān)，采用上述兩種方案均存在一定的缺陷。方案①可以滿足系統(tǒng)的實(shí)時(shí)性和同步性要求，但需采用15片ADC器件，相應(yīng)的外圍電路龐大，接口復(fù)雜，要占用較大的電路板空間，無法滿足系統(tǒng)的小型化要求，同時(shí)硬件成本也很高；方案②的ADC接口和外圍電路簡單，可滿足系統(tǒng)的小型化要求，但是對(duì)相關(guān)數(shù)據(jù)的采集非真實(shí)同步，且實(shí)時(shí)性對(duì)多路開關(guān)和ADC提出了較高的要求。當(dāng)系統(tǒng)分辨率為14 bit時(shí)，要在5¨s內(nèi)完成5路相關(guān)數(shù)據(jù)的采集，ADC的采樣率必須高達(dá)1 MS／S，而這樣高速高分辨率的ADC在市場(chǎng)上是很難找到的。針對(duì)這一問題，提出了一種基于FPGA的多路同步、實(shí)時(shí)數(shù)據(jù)采集的新方案。