FPGA視頻教程之基于SDRAM讀寫的串口調(diào)試實(shí)驗(yàn)說(shuō)明

　　SF-EPIC開發(fā)板上使用的是三星SDR SDRAM （K4S641632）。由于控制SDRAM的讀寫不同于之前的很多簡(jiǎn)單接口實(shí)驗(yàn)（它們對(duì)時(shí)序的要求都不高，即便不做時(shí)序約束也無(wú)關(guān)緊要），SDRAM的時(shí)鐘沿和數(shù)據(jù)總線、地址總線以及控制總線都存在嚴(yán)格的時(shí)序關(guān)系，尤其當(dāng)頻率較高（我們的設(shè)計(jì)中達(dá)到了100MHz，接近了該器件標(biāo)稱的133MHz的最高頻率）時(shí)，稍有閃失就會(huì)造成通信的不正常。

　　該實(shí)例的核心是設(shè)計(jì)一個(gè)SDRAM控制器。首先，設(shè)計(jì)者需要對(duì)這個(gè)控制器內(nèi)部的邏輯功能做細(xì)分，將其劃分為多個(gè)子模塊來(lái)實(shí)現(xiàn)。如圖5. 77所示，sdram ctrl是SDRAM狀態(tài)控制模塊，該模塊主要完成SDRAM的上電初始化以及定時(shí)刷新、讀寫控制等狀態(tài)的變遷，內(nèi)部設(shè)計(jì)了兩個(gè)狀態(tài)機(jī)，一個(gè)用于上電初始化的狀態(tài)控制，另一個(gè)則用于正常工作時(shí)的狀態(tài)控制：sdram _cmd是SDRAM 命令模塊，該模塊根據(jù)sdram ctrl 模塊的不同狀態(tài)指示輸出相應(yīng)的SDRAM控制命令和地址（控制總線信號(hào)如sdram cke、sdram cs. nsdram we n.sdram ras_ n、sdram cas n，地址總線信號(hào)sdram addr）; sdram wr data是SDRAM數(shù)據(jù)讀寫模塊，該模塊同樣是根據(jù)sdram ctrl模塊的狀態(tài)指示完成SDRAM數(shù)據(jù)總線的控制，SDRAM 的數(shù)據(jù)讀寫都在該模塊完成。